JP2996267B2 - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法Info
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- JP2996267B2 JP2996267B2 JP4242091A JP24209192A JP2996267B2 JP 2996267 B2 JP2996267 B2 JP 2996267B2 JP 4242091 A JP4242091 A JP 4242091A JP 24209192 A JP24209192 A JP 24209192A JP 2996267 B2 JP2996267 B2 JP 2996267B2
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、特にＩｎＰを動作層に用いた絶縁ゲート型電界効果
トランジスタの製造方法に関するものである。
タ、特にＩｎＰを動作層に用いた絶縁ゲート型電界効果
トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】ＩｎＰ半導体結晶は電子飽和速度が大き
く、また熱伝導率がＧａＡｓの1.5 倍程度大きいことか
ら超高周波での高出力素子材料として注目され、これを
用いた電界効果トランジスタの検討がいくつか行われて
いる。特に、ゲート絶縁膜としてＡｌＧａＡｓあるいは
ＧａＡｓエピタキシャル成長層を用いた電界効果トラン
ジスタ（ＦＥＴ）は良好な特性が得られている。
く、また熱伝導率がＧａＡｓの1.5 倍程度大きいことか
ら超高周波での高出力素子材料として注目され、これを
用いた電界効果トランジスタの検討がいくつか行われて
いる。特に、ゲート絶縁膜としてＡｌＧａＡｓあるいは
ＧａＡｓエピタキシャル成長層を用いた電界効果トラン
ジスタ（ＦＥＴ）は良好な特性が得られている。
【０００３】図５は、従来技術による、ＡｌＧａＡｓエ
ピタキシャル成長層をゲート絶縁膜に用いたＩｎＰＦＥ
Ｔの構造を示す。図５において、半絶縁性ＩｎＰ基板１
上にｎ型ＩｎＰ動作層２を設け、ｎ型ＩｎＰ動作層２上
に、ほぼ方向のそろった蒸気（分子）の流れをあてて薄
膜結晶を成長させる方法（以下、ＭＢＥ法と呼ぶ。）を
用いてアンドープＡｌＧａＡｓ７を形成する。アンドー
プＡｌＧａＡｓ７上にゲート電極１０を設け、ｎ型Ｉｎ
Ｐ動作層２上にソース電極６及びドレイン電極３を設け
ることにより界面特性の良好な絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）が得られる。
ピタキシャル成長層をゲート絶縁膜に用いたＩｎＰＦＥ
Ｔの構造を示す。図５において、半絶縁性ＩｎＰ基板１
上にｎ型ＩｎＰ動作層２を設け、ｎ型ＩｎＰ動作層２上
に、ほぼ方向のそろった蒸気（分子）の流れをあてて薄
膜結晶を成長させる方法（以下、ＭＢＥ法と呼ぶ。）を
用いてアンドープＡｌＧａＡｓ７を形成する。アンドー
プＡｌＧａＡｓ７上にゲート電極１０を設け、ｎ型Ｉｎ
Ｐ動作層２上にソース電極６及びドレイン電極３を設け
ることにより界面特性の良好な絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）が得られる。
【０００４】
【発明が解決しようとする課題】従来のＩｎＰＭＩＳＦ
ＥＴでは、絶縁膜として用いるアンドープＡｌＧａＡｓ
の抵抗率が通常の絶縁ゲート型トランジスタで用いられ
るＳｉＯ２ 等と比較して低いために十分なゲート耐圧
が得られず、出力特性が劣るという問題があった。
ＥＴでは、絶縁膜として用いるアンドープＡｌＧａＡｓ
の抵抗率が通常の絶縁ゲート型トランジスタで用いられ
るＳｉＯ２ 等と比較して低いために十分なゲート耐圧
が得られず、出力特性が劣るという問題があった。
【０００５】本発明の課題は、上記問題点を解決するた
めの高周波出力の絶縁ゲート型電界効果トランジスタの
製造方法を提供することである。
めの高周波出力の絶縁ゲート型電界効果トランジスタの
製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、アンド
ープＧａＡｓ層をゲート絶縁膜として用いる絶縁ゲート
型電界効果トランジスタの製造方法において、半絶縁性
ＩｎＰ基板上にｎ型ＩｎＰ動作層を形成する工程と、前
記半絶縁性ＩｎＰ基板上及び前記ｎ型ＩｎＰ動作層上領
域の一部に、前記アンドープＧａＡｓ層を１００℃以上
４００℃以下の成長温度でエピタキシャル成長する工程
と、前記ＧａＡｓ層上にゲート電極を形成する工程とを
有することを特徴とする絶縁ゲート型電界効果トランジ
スタの製造方法が得られる。
ープＧａＡｓ層をゲート絶縁膜として用いる絶縁ゲート
型電界効果トランジスタの製造方法において、半絶縁性
ＩｎＰ基板上にｎ型ＩｎＰ動作層を形成する工程と、前
記半絶縁性ＩｎＰ基板上及び前記ｎ型ＩｎＰ動作層上領
域の一部に、前記アンドープＧａＡｓ層を１００℃以上
４００℃以下の成長温度でエピタキシャル成長する工程
と、前記ＧａＡｓ層上にゲート電極を形成する工程とを
有することを特徴とする絶縁ゲート型電界効果トランジ
スタの製造方法が得られる。
【０００７】又、本発明によれば、前記ｎ型ＩｎＰ動作
層形成後に、該ｎ型ＩｎＰ動作層の前記ゲート電極を形
成する予定の領域を含む一部領域を掘り込んでリセス構
造とする工程を有することを特徴とする請求項１記載の
絶縁ゲート型電界効果トランジスタの製造方法が得られ
る。
層形成後に、該ｎ型ＩｎＰ動作層の前記ゲート電極を形
成する予定の領域を含む一部領域を掘り込んでリセス構
造とする工程を有することを特徴とする請求項１記載の
絶縁ゲート型電界効果トランジスタの製造方法が得られ
る。
【０００８】
【実施例】以下、図面を参照して、本発明の実施例の一
つを説明する。
つを説明する。
【０００９】図２は、本発明の一実施例の製造工程を示
す。図２（ａ）に示すように、ｎ型ＩｎＰ動作層２は、
まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタキシ
ー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰを0.
2 μm 成長させるか、あるいは、イオン注入法によって
半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エネル
ギー150KeVで，かつ、注入する単位面積あたりのイオン
の個数（ドーズ） 4×1012cm-2で注入させて形成され
る。次に、図２（ｂ）に示すように素子間を分離し、活
性層の不要部分を除去するためにメサエッチングを行
う。次に、図２（ｃ）に示すようにＭＢＥ法により、ア
ンドープＧａＡｓ４が成長温度100 ℃〜400℃でｎ型Ｉ
ｎＰ動作層２およびメサエッチングにより露出したＩｎ
Ｐ基板１上に成長する。次に、図２（ｄ）に示すよう
に、スペーサとしてＳｉＯ２ 等の絶縁膜８をアンドー
プＧａＡｓ４上に形成した後、ソース，ドレイン部分の
絶縁膜８を開口し、その部分にオーミック金属を蒸着、
合金化してオーミック電極９が形成される。次に、図２
（ｅ）に示すように、フォトレジストでパターニングし
た後ゲート金属として例えばＡｌを蒸着しリフトオフし
てショットキーゲート電極５を形成することによって電
界効果トランジスタが得られる。
す。図２（ａ）に示すように、ｎ型ＩｎＰ動作層２は、
まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタキシ
ー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰを0.
2 μm 成長させるか、あるいは、イオン注入法によって
半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エネル
ギー150KeVで，かつ、注入する単位面積あたりのイオン
の個数（ドーズ） 4×1012cm-2で注入させて形成され
る。次に、図２（ｂ）に示すように素子間を分離し、活
性層の不要部分を除去するためにメサエッチングを行
う。次に、図２（ｃ）に示すようにＭＢＥ法により、ア
ンドープＧａＡｓ４が成長温度100 ℃〜400℃でｎ型Ｉ
ｎＰ動作層２およびメサエッチングにより露出したＩｎ
Ｐ基板１上に成長する。次に、図２（ｄ）に示すよう
に、スペーサとしてＳｉＯ２ 等の絶縁膜８をアンドー
プＧａＡｓ４上に形成した後、ソース，ドレイン部分の
絶縁膜８を開口し、その部分にオーミック金属を蒸着、
合金化してオーミック電極９が形成される。次に、図２
（ｅ）に示すように、フォトレジストでパターニングし
た後ゲート金属として例えばＡｌを蒸着しリフトオフし
てショットキーゲート電極５を形成することによって電
界効果トランジスタが得られる。
【００１０】図３は、本発明の他の実施例の製造工程を
示す。図３（ａ）に示すように、ｎ型ＩｎＰ動作層２
は、まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタ
キシー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰ
を0.2 μm 成長させるか、あるいは、イオン注入法によ
って半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エ
ネルギー150KeVで，かつ、注入する単位面積あたりのイ
オンの個数（ドーズ）4×1012cm-2で注入させて形成さ
れる。次に、図３（ｂ）に示すように素子間を分離し、
活性層の不要部分を除去するために、メサエッチングを
行い、次にフォトレジストをマスクにしてＩｎＰ動作層
２を適当な膜厚まで堀込んでリセス構造にする。次に、
図３（ｃ）に示すように、ＭＢＥ法により、アンドープ
ＧａＡｓ４が、成長温度100 ℃〜400 ℃でｎ型ＩｎＰ動
作層２およびメサエッチングにより露出したＩｎＰ基板
１上に成長する。次に、図３（ｄ）に示すように、スペ
ーサとしてＳｉＯ２ 等の絶縁膜８を形成した後、ソー
ス，ドレイン部分の絶縁膜８を開口し、その部分にオー
ミック金属を蒸着、合金化してオーミック電極９が形成
される。次に、図３（ｅ）に示すように、フォトレジス
トでパターニングした後ゲート金属として例えばＡｌを
蒸着しリフトオフしてショットキーゲート電極５を形成
することによって電界効果トランジスタが得られる。
示す。図３（ａ）に示すように、ｎ型ＩｎＰ動作層２
は、まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタ
キシー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰ
を0.2 μm 成長させるか、あるいは、イオン注入法によ
って半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エ
ネルギー150KeVで，かつ、注入する単位面積あたりのイ
オンの個数（ドーズ）4×1012cm-2で注入させて形成さ
れる。次に、図３（ｂ）に示すように素子間を分離し、
活性層の不要部分を除去するために、メサエッチングを
行い、次にフォトレジストをマスクにしてＩｎＰ動作層
２を適当な膜厚まで堀込んでリセス構造にする。次に、
図３（ｃ）に示すように、ＭＢＥ法により、アンドープ
ＧａＡｓ４が、成長温度100 ℃〜400 ℃でｎ型ＩｎＰ動
作層２およびメサエッチングにより露出したＩｎＰ基板
１上に成長する。次に、図３（ｄ）に示すように、スペ
ーサとしてＳｉＯ２ 等の絶縁膜８を形成した後、ソー
ス，ドレイン部分の絶縁膜８を開口し、その部分にオー
ミック金属を蒸着、合金化してオーミック電極９が形成
される。次に、図３（ｅ）に示すように、フォトレジス
トでパターニングした後ゲート金属として例えばＡｌを
蒸着しリフトオフしてショットキーゲート電極５を形成
することによって電界効果トランジスタが得られる。
【００１１】図４は、図５に示される従来の電界効果ト
ランジスタと図２で示される本発明による電界効果トラ
ンジスタのゲート・ドレイン間逆方向特性を示す。図４
から明らかなように、本発明による電界効果トランジス
タの逆方向耐圧（Ｖｇｄ）は、従来の逆方向耐圧に比べ
て大幅に向上していることがわかる。
ランジスタと図２で示される本発明による電界効果トラ
ンジスタのゲート・ドレイン間逆方向特性を示す。図４
から明らかなように、本発明による電界効果トランジス
タの逆方向耐圧（Ｖｇｄ）は、従来の逆方向耐圧に比べ
て大幅に向上していることがわかる。
【００１２】又、図３に示されるようなリセス構造をも
つ電界効果トランジスタの逆方向耐圧（Ｖｇｄ）は、図
２に示されるようなリセス構造をもたない電界効果トラ
ンジスタの逆方向耐圧（Ｖｇｄ）よりもさらに大きくな
る。
つ電界効果トランジスタの逆方向耐圧（Ｖｇｄ）は、図
２に示されるようなリセス構造をもたない電界効果トラ
ンジスタの逆方向耐圧（Ｖｇｄ）よりもさらに大きくな
る。
【００１３】
【発明の効果】本発明によれば、１００℃以上４００℃
以下の低温でエピタキシャル成長したＧａＡｓが、従来
用いられているＧａＡｓに比べて抵抗率が高く、微小な
リーク電流を低減することができるので、耐圧が高く、
出力特性の優れた良好なＩｎＰ絶縁ゲート型電界効果ト
ランジスタの製造方法が得られる。
以下の低温でエピタキシャル成長したＧａＡｓが、従来
用いられているＧａＡｓに比べて抵抗率が高く、微小な
リーク電流を低減することができるので、耐圧が高く、
出力特性の優れた良好なＩｎＰ絶縁ゲート型電界効果ト
ランジスタの製造方法が得られる。
【図１】本発明によるＦＥＴの構造を示す断面図であ
る。
る。
【図２】本発明による一実施例の主要工程を示す図であ
る。
る。
【図３】本発明による他の実施例の主要工程を示す図で
ある。
ある。
【図４】従来のＦＥＴと本発明によるＦＥＴのゲート・
ドレイン間逆方向特性を示す図である。
ドレイン間逆方向特性を示す図である。
【図５】従来のＦＥＴの構造を示す断面図である。
１ 半絶縁性ＩｎＰ基板 ２ ｎ型ＩｎＰ動作層 ３ ドレイン電極 ４ 低温成長ＧａＡｓ層 ５ ショットキーゲート電極 ６ ソース電極 ７ アンドープＡｌＧａＡｓ層 ８ 絶縁膜 ９ オーミック電極 １０ ゲート電極
フロントページの続き (56)参考文献 特開 平２−234470（ＪＰ，Ａ) 特開 平１−270219（ＪＰ，Ａ) Ｃｈａｎｇ−Ｌｅｅ Ｃｈｅｎ ｅｔ ａｌ．”Ｈｉｇｈ−Ｐｏｗｅｒ−Ｄｅ ｎｓｉｔｙ ＧａＡｓ ＭＩＳＦＥＴ’ ｓ ｗｉｔｈ ａ Ｌｏｗ−Ｔｅｍｐｅ ｒａｔｕｒｅ−Ｇｒｏｗｎ Ｅｐｉｔａ ｘｉａｌ Ｌａｙｅｒ ａｓ ｔｈｅ Ｉｎｓｕｌａｔｏｒ”ＩＥＥＥ ＥＬＥ ＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥ ＲＳ，ＶＯＬ．12，ＮＯ．６，ＪＵＮＥ 1991，Ｐ．306−308 Ｌ．−Ｗ．ＹＩＮ ｅｔ ａｌ．”ｌ ｍｐｒｏｖｅｄ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｉｎ ＧａＡｓ ＭＥ ＳＦＥＴ’ｓ Ｕｔｉｌｉｚｉｎｇ Ｓ ｕｒｆａｃｅ Ｌａｙｅｒｓ ｏｆ Ｇ ａＡｓ Ｇｒｏｗｎ ａｔ ａ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ ｂｙ ＭＢ Ｅ”ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥ ＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ. 11，ＮＯ．12，ＤＥＣＥＭＢＥＲ 1990，Ｐ．561−563 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 アンドープＧａＡｓ層をゲート絶縁膜と
して用いる絶縁ゲート型電界効果トランジスタの製造方
法において、半絶縁性ＩｎＰ基板上にｎ型ＩｎＰ動作層
を形成する工程と、前記半絶縁性ＩｎＰ基板上及び前記
ｎ型ＩｎＰ動作層上領域の一部に、前記アンドープＧａ
Ａｓ層を１００℃以上４００℃以下の成長温度でエピタ
キシャル成長する工程と、前記ＧａＡｓ層上にゲート電
極を形成する工程とを有することを特徴とする絶縁ゲー
ト型電界効果トランジスタの製造方法。 - 【請求項２】 前記ｎ型ＩｎＰ動作層形成後に、該ｎ型
ＩｎＰ動作層の前記ゲート電極を形成する予定の領域を
含む一部領域を掘り込んでリセス構造とする工程を有す
ることを特徴とする請求項１記載の絶縁ゲート型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242091A JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242091A JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697430A JPH0697430A (ja) | 1994-04-08 |
| JP2996267B2 true JP2996267B2 (ja) | 1999-12-27 |
Family
ID=17084168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242091A Expired - Lifetime JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996267B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502781B2 (en) | 2008-03-20 | 2013-08-06 | ACCO Brands Corporation | 3-axis trackball |
-
1992
- 1992-09-10 JP JP4242091A patent/JP2996267B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| Ｃｈａｎｇ−Ｌｅｅ Ｃｈｅｎ ｅｔ ａｌ．"Ｈｉｇｈ−Ｐｏｗｅｒ−Ｄｅｎｓｉｔｙ ＧａＡｓ ＭＩＳＦＥＴ’ｓ ｗｉｔｈ ａ Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｇｒｏｗｎ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ａｓ ｔｈｅ Ｉｎｓｕｌａｔｏｒ"ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．１２，ＮＯ．６，ＪＵＮＥ １９９１，Ｐ．３０６−３０８ |
| Ｌ．−Ｗ．ＹＩＮ ｅｔ ａｌ．"ｌｍｐｒｏｖｅｄ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｉｎ ＧａＡｓ ＭＥＳＦＥＴ’ｓ Ｕｔｉｌｉｚｉｎｇ Ｓｕｒｆａｃｅ Ｌａｙｅｒｓ ｏｆ ＧａＡｓ Ｇｒｏｗｎ ａｔ ａ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ ｂｙ ＭＢＥ"ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．１１，ＮＯ．１２，ＤＥＣＥＭＢＥＲ １９９０，Ｐ．５６１−５６３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697430A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990929 |