JPH0697430A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JPH0697430A JPH0697430A JP24209192A JP24209192A JPH0697430A JP H0697430 A JPH0697430 A JP H0697430A JP 24209192 A JP24209192 A JP 24209192A JP 24209192 A JP24209192 A JP 24209192A JP H0697430 A JPH0697430 A JP H0697430A
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- Japan
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- effect transistor
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Abstract
(57)【要約】
【目的】 ゲート・ドレイン間耐圧が高く、出力特性の
優れた良好なＩｎＰ絶縁ゲート型電界効果トランジスタ
を提供することである。 【構成】 半絶縁性ＩｎＰ基板１上にｎ型ＩｎＰ動作層
２を設け、ｎ型ＩｎＰ動作層２上に100 ℃以上400 ℃以
下の成長温度でＭＢＥ成長したＧａＡｓ層４を設ける。
さらに、ｎ型ＩｎＰ動作層２にオーミック接触する２つ
のオーミック電極９を設け、ＧａＡｓ層４にショットキ
ーゲート電極５を設けて構成される。
優れた良好なＩｎＰ絶縁ゲート型電界効果トランジスタ
を提供することである。 【構成】 半絶縁性ＩｎＰ基板１上にｎ型ＩｎＰ動作層
２を設け、ｎ型ＩｎＰ動作層２上に100 ℃以上400 ℃以
下の成長温度でＭＢＥ成長したＧａＡｓ層４を設ける。
さらに、ｎ型ＩｎＰ動作層２にオーミック接触する２つ
のオーミック電極９を設け、ＧａＡｓ層４にショットキ
ーゲート電極５を設けて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、特にＩｎＰを動作層に用いた絶縁ゲート型電界効果
トランジスタに関するものである。
タ、特にＩｎＰを動作層に用いた絶縁ゲート型電界効果
トランジスタに関するものである。
【０００２】
【従来の技術】ＩｎＰ半導体結晶は電子飽和速度が大き
く、また熱伝導率がＧａＡｓの1.5 倍程度大きいことか
ら超高周波での高出力素子材料として注目され、これを
用いた電界効果トランジスタの検討がいくつか行われて
いる。特に、ゲート絶縁膜としてＡｌＧａＡｓあるいは
ＧａＡｓエピタキシャル成長層を用いた電界効果トラン
ジスタ（ＦＥＴ）は良好な特性が得られている。
く、また熱伝導率がＧａＡｓの1.5 倍程度大きいことか
ら超高周波での高出力素子材料として注目され、これを
用いた電界効果トランジスタの検討がいくつか行われて
いる。特に、ゲート絶縁膜としてＡｌＧａＡｓあるいは
ＧａＡｓエピタキシャル成長層を用いた電界効果トラン
ジスタ（ＦＥＴ）は良好な特性が得られている。
【０００３】図５は、従来技術による、ＡｌＧａＡｓエ
ピタキシャル成長層をゲート絶縁膜に用いたＩｎＰＦＥ
Ｔの構造を示す。図５において、半絶縁性ＩｎＰ基板１
上にｎ型ＩｎＰ動作層２を設け、ｎ型ＩｎＰ動作層２上
に、ほぼ方向のそろった蒸気（分子）の流れをあてて薄
膜結晶を成長させる方法（以下、ＭＢＥ法と呼ぶ。）を
用いてアンドープＡｌＧａＡｓ７を形成する。アンドー
プＡｌＧａＡｓ７上にゲート電極１０を設け、ｎ型Ｉｎ
Ｐ動作層２上にソース電極６及びドレイン電極３を設け
ることにより界面特性の良好な絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）が得られる。
ピタキシャル成長層をゲート絶縁膜に用いたＩｎＰＦＥ
Ｔの構造を示す。図５において、半絶縁性ＩｎＰ基板１
上にｎ型ＩｎＰ動作層２を設け、ｎ型ＩｎＰ動作層２上
に、ほぼ方向のそろった蒸気（分子）の流れをあてて薄
膜結晶を成長させる方法（以下、ＭＢＥ法と呼ぶ。）を
用いてアンドープＡｌＧａＡｓ７を形成する。アンドー
プＡｌＧａＡｓ７上にゲート電極１０を設け、ｎ型Ｉｎ
Ｐ動作層２上にソース電極６及びドレイン電極３を設け
ることにより界面特性の良好な絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）が得られる。
【０００４】
【発明が解決しようとする課題】従来のＩｎＰＭＩＳＦ
ＥＴでは、絶縁膜として用いるアンドープＡｌＧａＡｓ
の抵抗率が通常の絶縁ゲート型トランジスタで用いられ
るＳｉＯ２ 等と比較して低いために十分なゲート耐圧
が得られず、出力特性が劣るという問題があった。
ＥＴでは、絶縁膜として用いるアンドープＡｌＧａＡｓ
の抵抗率が通常の絶縁ゲート型トランジスタで用いられ
るＳｉＯ２ 等と比較して低いために十分なゲート耐圧
が得られず、出力特性が劣るという問題があった。
【０００５】本発明の課題は、上記問題点を解決するた
めの高周波高出力の絶縁ゲート型電界効果トランジスタ
を提供することである。
めの高周波高出力の絶縁ゲート型電界効果トランジスタ
を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、半絶縁
性ＩｎＰ基板と、該半絶縁性ＩｎＰ基板上に有するｎ型
ＩｎＰ動作層と、該ｎ型ＩｎＰ動作層上、及び、前記Ｉ
ｎＰ基板上領域の一部に100 ℃以上400 ℃以下の成長温
度でＭＢＥ成長して設けられるＧａＡｓ層と、前記ｎ型
ＩｎＰ動作層上にオーミック接触して設けられる２つの
オーミック電極と、前記ＧａＡｓ層上に設けられるゲー
ト電極とで構成されることを特徴とする絶縁ゲート型電
界効果トランジスタが得られる。
性ＩｎＰ基板と、該半絶縁性ＩｎＰ基板上に有するｎ型
ＩｎＰ動作層と、該ｎ型ＩｎＰ動作層上、及び、前記Ｉ
ｎＰ基板上領域の一部に100 ℃以上400 ℃以下の成長温
度でＭＢＥ成長して設けられるＧａＡｓ層と、前記ｎ型
ＩｎＰ動作層上にオーミック接触して設けられる２つの
オーミック電極と、前記ＧａＡｓ層上に設けられるゲー
ト電極とで構成されることを特徴とする絶縁ゲート型電
界効果トランジスタが得られる。
【０００７】又、本発明によれば、前記ｎ型ＩｎＰ動作
層が該ｎ型ＩｎＰ動作層上領域の一部に凹部を設けて形
成されていることを特徴とする絶縁ゲート型電界効果ト
ランジスタが得られる。
層が該ｎ型ＩｎＰ動作層上領域の一部に凹部を設けて形
成されていることを特徴とする絶縁ゲート型電界効果ト
ランジスタが得られる。
【０００８】
【実施例】以下、図面を参照して、本発明の実施例の一
つを説明する。
つを説明する。
【０００９】図２は、本発明の一実施例の製造工程を示
す。図２（ａ）に示すように、ｎ型ＩｎＰ動作層２は、
まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタキシ
ー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰを0.
2 μm 成長させるか、あるいは、イオン注入法によって
半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エネル
ギー150KeVで，かつ、注入する単位面積あたりのイオン
の個数（ドーズ） 4×1012cm-2で注入させて形成され
る。次に、図２（ｂ）に示すように素子間を分離し、活
性層の不要部分を除去するためにメサエッチングを行
う。次に、図２（ｃ）に示すようにＭＢＥ法により、ア
ンドープＧａＡｓ４が成長温度100 ℃〜400℃でｎ型Ｉ
ｎＰ動作層２およびメサエッチングにより露出したＩｎ
Ｐ基板１上に成長する。次に、図２（ｄ）に示すよう
に、スペーサとしてＳｉＯ２ 等の絶縁膜８をアンドー
プＧａＡｓ４上に形成した後、ソース，ドレイン部分の
絶縁膜８を開口し、その部分にオーミック金属を蒸着、
合金化してオーミック電極９が形成される。次に、図２
（ｅ）に示すように、フォトレジストでパターニングし
た後ゲート金属として例えばＡｌを蒸着しリフトオフし
てショットキーゲート電極５を形成することによって電
界効果トランジスタが得られる。
す。図２（ａ）に示すように、ｎ型ＩｎＰ動作層２は、
まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタキシ
ー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰを0.
2 μm 成長させるか、あるいは、イオン注入法によって
半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エネル
ギー150KeVで，かつ、注入する単位面積あたりのイオン
の個数（ドーズ） 4×1012cm-2で注入させて形成され
る。次に、図２（ｂ）に示すように素子間を分離し、活
性層の不要部分を除去するためにメサエッチングを行
う。次に、図２（ｃ）に示すようにＭＢＥ法により、ア
ンドープＧａＡｓ４が成長温度100 ℃〜400℃でｎ型Ｉ
ｎＰ動作層２およびメサエッチングにより露出したＩｎ
Ｐ基板１上に成長する。次に、図２（ｄ）に示すよう
に、スペーサとしてＳｉＯ２ 等の絶縁膜８をアンドー
プＧａＡｓ４上に形成した後、ソース，ドレイン部分の
絶縁膜８を開口し、その部分にオーミック金属を蒸着、
合金化してオーミック電極９が形成される。次に、図２
（ｅ）に示すように、フォトレジストでパターニングし
た後ゲート金属として例えばＡｌを蒸着しリフトオフし
てショットキーゲート電極５を形成することによって電
界効果トランジスタが得られる。
【００１０】図３は、本発明の他の実施例の製造工程を
示す。図３（ａ）に示すように、ｎ型ＩｎＰ動作層２
は、まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタ
キシー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰ
を0.2 μm 成長させるか、あるいは、イオン注入法によ
って半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エ
ネルギー150KeVで，かつ、注入する単位面積あたりのイ
オンの個数（ドーズ）4×1012cm-2で注入させて形成さ
れる。次に、図３（ｂ）に示すように素子間を分離し、
活性層の不要部分を除去するために、メサエッチングを
行い、次にフォトレジストをマスクにしてＩｎＰ動作層
２を適当な膜厚まで堀込んでリセス構造にする。次に、
図３（ｃ）に示すように、ＭＢＥ法により、アンドープ
ＧａＡｓ４が、成長温度100 ℃〜400 ℃でｎ型ＩｎＰ動
作層２およびメサエッチングにより露出したＩｎＰ基板
１上に成長する。次に、図３（ｄ）に示すように、スペ
ーサとしてＳｉＯ２ 等の絶縁膜８を形成した後、ソー
ス，ドレイン部分の絶縁膜８を開口し、その部分にオー
ミック金属を蒸着、合金化してオーミック電極９が形成
される。次に、図３（ｅ）に示すように、フォトレジス
トでパターニングした後ゲート金属として例えばＡｌを
蒸着しリフトオフしてショットキーゲート電極５を形成
することによって電界効果トランジスタが得られる。
示す。図３（ａ）に示すように、ｎ型ＩｎＰ動作層２
は、まず、半絶縁性ＩｎＰ基板上１に例えば気相エピタ
キシー法によって、不純物濃度 1×1017cm-3ｎ型ＩｎＰ
を0.2 μm 成長させるか、あるいは、イオン注入法によ
って半絶縁性ＩｎＰ基板１にＳｉイオンを例えば注入エ
ネルギー150KeVで，かつ、注入する単位面積あたりのイ
オンの個数（ドーズ）4×1012cm-2で注入させて形成さ
れる。次に、図３（ｂ）に示すように素子間を分離し、
活性層の不要部分を除去するために、メサエッチングを
行い、次にフォトレジストをマスクにしてＩｎＰ動作層
２を適当な膜厚まで堀込んでリセス構造にする。次に、
図３（ｃ）に示すように、ＭＢＥ法により、アンドープ
ＧａＡｓ４が、成長温度100 ℃〜400 ℃でｎ型ＩｎＰ動
作層２およびメサエッチングにより露出したＩｎＰ基板
１上に成長する。次に、図３（ｄ）に示すように、スペ
ーサとしてＳｉＯ２ 等の絶縁膜８を形成した後、ソー
ス，ドレイン部分の絶縁膜８を開口し、その部分にオー
ミック金属を蒸着、合金化してオーミック電極９が形成
される。次に、図３（ｅ）に示すように、フォトレジス
トでパターニングした後ゲート金属として例えばＡｌを
蒸着しリフトオフしてショットキーゲート電極５を形成
することによって電界効果トランジスタが得られる。
【００１１】図４は、図５に示される従来の電界効果ト
ランジスタと図２で示される本発明による電界効果トラ
ンジスタのゲート・ドレイン間逆方向特性を示す。図４
から明らかなように、本発明による電界効果トランジス
タの逆方向耐圧（Ｖｇｄ）は、従来の逆方向耐圧に比べ
て大幅に向上していることがわかる。
ランジスタと図２で示される本発明による電界効果トラ
ンジスタのゲート・ドレイン間逆方向特性を示す。図４
から明らかなように、本発明による電界効果トランジス
タの逆方向耐圧（Ｖｇｄ）は、従来の逆方向耐圧に比べ
て大幅に向上していることがわかる。
【００１２】又、図３に示されるようなリセス構造をも
つ電界効果トランジスタの逆方向耐圧（Ｖｇｄ）は、図
２に示されるようなリセス構造をもたない電界効果トラ
ンジスタの逆方向耐圧（Ｖｇｄ）よりもさらに大きくな
る。
つ電界効果トランジスタの逆方向耐圧（Ｖｇｄ）は、図
２に示されるようなリセス構造をもたない電界効果トラ
ンジスタの逆方向耐圧（Ｖｇｄ）よりもさらに大きくな
る。
【００１３】
【発明の効果】本発明によれば、100 ℃以上400 ℃以下
の低温でＭＢＥ成長したＧａＡｓが、従来用いられてい
るＧａＡｓに比べて抵抗率が高く、微小なリーク電流を
低減することができるので、耐圧が高く、出力特性の優
れた良好なＩｎＰ絶縁ゲート型電界効果トランジスタが
得られる。
の低温でＭＢＥ成長したＧａＡｓが、従来用いられてい
るＧａＡｓに比べて抵抗率が高く、微小なリーク電流を
低減することができるので、耐圧が高く、出力特性の優
れた良好なＩｎＰ絶縁ゲート型電界効果トランジスタが
得られる。
【図１】本発明によるＦＥＴの構造を示す断面図であ
る。
る。
【図２】本発明による一実施例の主要工程を示す図であ
る。
る。
【図３】本発明による他の実施例の主要工程を示す図で
ある。
ある。
【図４】従来のＦＥＴと本発明によるＦＥＴのゲート・
ドレイン間逆方向特性を示す図である。
ドレイン間逆方向特性を示す図である。
【図５】従来のＦＥＴの構造を示す断面図である。
１ 半絶縁性ＩｎＰ基板 ２ ｎ型ＩｎＰ動作層 ３ ドレイン電極 ４ 低温成長ＧａＡｓ層 ５ ショットキーゲート電極 ６ ソース電極 ７ アンドープＡｌＧａＡｓ層 ８ 絶縁膜 ９ オーミック電極 １０ ゲート電極
Claims (2)
- 【請求項１】 半絶縁性ＩｎＰ基板と、該半絶縁性Ｉｎ
Ｐ基板上に有するｎ型ＩｎＰ動作層と、該ｎ型ＩｎＰ動
作層上、及び、前記ＩｎＰ基板上領域の一部に100 ℃以
上400 ℃以下の成長温度でＭＢＥ成長して設けられるＧ
ａＡｓ層と、前記ｎ型ＩｎＰ動作層上にオーミック接触
して設けられる２つのオーミック電極と、前記ＧａＡｓ
層上に設けられるゲート電極とで構成されることを特徴
とする絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 請求項１記載の絶縁ゲート型電界効果ト
ランジスタにおいて、前記ｎ型ＩｎＰ動作層が該ｎ型Ｉ
ｎＰ動作層上領域の一部に凹部を設けて形成されている
ことを特徴とする絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242091A JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242091A JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697430A true JPH0697430A (ja) | 1994-04-08 |
| JP2996267B2 JP2996267B2 (ja) | 1999-12-27 |
Family
ID=17084168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242091A Expired - Lifetime JP2996267B2 (ja) | 1992-09-10 | 1992-09-10 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996267B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502781B2 (en) | 2008-03-20 | 2013-08-06 | ACCO Brands Corporation | 3-axis trackball |
-
1992
- 1992-09-10 JP JP4242091A patent/JP2996267B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502781B2 (en) | 2008-03-20 | 2013-08-06 | ACCO Brands Corporation | 3-axis trackball |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996267B2 (ja) | 1999-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990929 |