JPH043102B2 - - Google Patents
Info
- Publication number
- JPH043102B2 JPH043102B2 JP59097754A JP9775484A JPH043102B2 JP H043102 B2 JPH043102 B2 JP H043102B2 JP 59097754 A JP59097754 A JP 59097754A JP 9775484 A JP9775484 A JP 9775484A JP H043102 B2 JPH043102 B2 JP H043102B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- ion implantation
- active layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 10
- 230000001133 acceleration Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims 1
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- -1 silicon ions Chemical class 0.000 description 2
- 229910002711 AuNi Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主として砒化ガリウム（GaAs）やイ
ンジウムリン（InP）等の化合物半導体が用いら
れている半絶縁性半導体結晶基板にエピタキシヤ
ル成長またはイオン注入法等を用いて形成された
活性層を有するシヨツトキー型電界効果トランジ
スタに関し、特に、マイクロ波帯以上の動作周波
数における低雑音増巾発振用、スイツチング用ま
たは電力増巾用として適したシヨツトキー型電界
効果トランジスタに関するものである。
ンジウムリン（InP）等の化合物半導体が用いら
れている半絶縁性半導体結晶基板にエピタキシヤ
ル成長またはイオン注入法等を用いて形成された
活性層を有するシヨツトキー型電界効果トランジ
スタに関し、特に、マイクロ波帯以上の動作周波
数における低雑音増巾発振用、スイツチング用ま
たは電力増巾用として適したシヨツトキー型電界
効果トランジスタに関するものである。
（従来技術）
一般に、マイクロ波帯等の高周波領域で使用さ
れるシヨツトキー型電界効果トランジスタを設計
する際には、ソース・ゲート間の抵抗の低減、ゲ
ート・ドレイン間耐圧の改善、ソース・ゲート間
容量の低減、相互コンダクタンスの改善及びソー
ス・ドレイン電流の安定性と歩留り等を考慮する
必要がある。
れるシヨツトキー型電界効果トランジスタを設計
する際には、ソース・ゲート間の抵抗の低減、ゲ
ート・ドレイン間耐圧の改善、ソース・ゲート間
容量の低減、相互コンダクタンスの改善及びソー
ス・ドレイン電流の安定性と歩留り等を考慮する
必要がある。
特に、最近急展開しつつある直接放送衛星の受
信機に使用される低雑音増巾用としてはソース・
ゲート間抵抗の低減と均一化による雑音指数の低
減化と素子表面の安定化を実現させ、ゲート・ド
レイン間耐圧を向上せしむるデバイスが要求され
つゝある。
信機に使用される低雑音増巾用としてはソース・
ゲート間抵抗の低減と均一化による雑音指数の低
減化と素子表面の安定化を実現させ、ゲート・ド
レイン間耐圧を向上せしむるデバイスが要求され
つゝある。
従来のシヨツトキー型電界効果トランジスタに
は２種類あり、一つは第１図のようにゲート電極
部分１の位置するところをリセス構造にして、ソ
ース電極２とドレイン電極３の中間にゲート電極
１を配置したリセス構造型である。この構造はゲ
ート・ドレイン間の耐圧は充分高くとれるが、ソ
ース・ゲート間の電極間距離が長くなり、ソー
ス・ゲート間の抵抗を増大せしめて雑音特性が改
善できないという欠点がある。
は２種類あり、一つは第１図のようにゲート電極
部分１の位置するところをリセス構造にして、ソ
ース電極２とドレイン電極３の中間にゲート電極
１を配置したリセス構造型である。この構造はゲ
ート・ドレイン間の耐圧は充分高くとれるが、ソ
ース・ゲート間の電極間距離が長くなり、ソー
ス・ゲート間の抵抗を増大せしめて雑音特性が改
善できないという欠点がある。
第２の構造は、第２図に示すように、ゲート電
極１の側壁に絶縁膜４を残し、上部よりイオン注
入法により活性層の表面に低抵抗層５を形成した
後、ソース電極２及びドレイン電極３を形成する
ものであり、ソース・ゲート間の距離は極めて近
接させることができるため、ソース・ゲート間の
抵抗は低くすることができるが、ゲート・ドレイ
ン間の耐圧が低くなり信頼性上または歩留りが低
い等の欠点をもつている。
極１の側壁に絶縁膜４を残し、上部よりイオン注
入法により活性層の表面に低抵抗層５を形成した
後、ソース電極２及びドレイン電極３を形成する
ものであり、ソース・ゲート間の距離は極めて近
接させることができるため、ソース・ゲート間の
抵抗は低くすることができるが、ゲート・ドレイ
ン間の耐圧が低くなり信頼性上または歩留りが低
い等の欠点をもつている。
（発明が解決しようとする問題点）
本発明の目的は前記従来構造の欠点を除去し、
ソース・ゲート間抵抗が低く、ゲート・ドレイン
間耐圧の高いシヨツトキー型電界効果トランジス
タを得ることにある。
ソース・ゲート間抵抗が低く、ゲート・ドレイン
間耐圧の高いシヨツトキー型電界効果トランジス
タを得ることにある。
（問題点を解決するための手段）
本発明によれば、半導体活性層の一主面上にゲ
ート電極を選択的に設ける工程と、ゲート電極を
マスクにして半導体活性層に斜めに第１のイオン
注入をしてゲート電極の両側に、ゲート電極に対
して非対称に配置された第１及び第２の低抵抗層
を半導体活性層内に埋め込んで形成する工程と、
ゲート電極上にゲート電極より大きい面積のマス
クを形成する工程と、第１のイオン注入よりも加
速エネルギーの低い第２のイオン注入を半導体活
性層に垂直に行う工程及び第２のイオン注入より
も加速エネルギーとイオンのドーズ量が低い第３
のイオン注入を半導体活性層に垂直に行う工程に
よりゲート電極の両側で第１及び第２の低抵抗層
とそれぞれ連なる第３及び第４の低抵抗層をゲー
ト電極と離間してそれぞれ形成する工程と、第３
及び第４の低抵抗層にそれぞれ電気的に接続され
たソース電極及びドレイン電極を形成する工程と
を有することを特徴とする電界効果トランジスタ
の製造方法を得る。
ート電極を選択的に設ける工程と、ゲート電極を
マスクにして半導体活性層に斜めに第１のイオン
注入をしてゲート電極の両側に、ゲート電極に対
して非対称に配置された第１及び第２の低抵抗層
を半導体活性層内に埋め込んで形成する工程と、
ゲート電極上にゲート電極より大きい面積のマス
クを形成する工程と、第１のイオン注入よりも加
速エネルギーの低い第２のイオン注入を半導体活
性層に垂直に行う工程及び第２のイオン注入より
も加速エネルギーとイオンのドーズ量が低い第３
のイオン注入を半導体活性層に垂直に行う工程に
よりゲート電極の両側で第１及び第２の低抵抗層
とそれぞれ連なる第３及び第４の低抵抗層をゲー
ト電極と離間してそれぞれ形成する工程と、第３
及び第４の低抵抗層にそれぞれ電気的に接続され
たソース電極及びドレイン電極を形成する工程と
を有することを特徴とする電界効果トランジスタ
の製造方法を得る。
（作用）
本発明は、ゲート電極に対し、ソース電極層と
ドレイン電極層をオフセツト構造にして、上記発
明の目的を達成しようとするものであり、ゲート
電極の厚さに応じてゲート電極に垂直な方向から
ソース側方向に適当な傾斜角度をもつて適当な加
速エネルギーを有するイオンを注入し、ソース側
のゲート電極に近接し、ドレイン側のゲート電極
からある一定の距離に配置しかつ電極用低抵抗層
として作用する領域を形成させることが問題解決
の手段である。
ドレイン電極層をオフセツト構造にして、上記発
明の目的を達成しようとするものであり、ゲート
電極の厚さに応じてゲート電極に垂直な方向から
ソース側方向に適当な傾斜角度をもつて適当な加
速エネルギーを有するイオンを注入し、ソース側
のゲート電極に近接し、ドレイン側のゲート電極
からある一定の距離に配置しかつ電極用低抵抗層
として作用する領域を形成させることが問題解決
の手段である。
（発明の効果）
本発明によれば高周波用シヨツトキー型電界効
果トランジスタを製造する際、精度の高い目合わ
せ技術等を適用することもなく、ソースをゲート
に対して極めて近接して形成することができ、ゲ
ート・ソース間の抵抗を著しく低減させることが
できるだけでなく、ゲート・ドレイン間の距離は
プロセス設計で決められる適当な距離に制御よく
形成することができ、ゲート・ドレイン間耐圧の
制御が容易である。さらに、ソース及びドレイン
電極に接続される低抵抗層を埋込み型にすること
ができるため、素子表面及び保護膜との界面特性
が素子特性に及ぼす影響を大巾に軽減させ、リー
ク電流等の素子信頼性及び歩留り上の大巾な改善
を実現することができる。
果トランジスタを製造する際、精度の高い目合わ
せ技術等を適用することもなく、ソースをゲート
に対して極めて近接して形成することができ、ゲ
ート・ソース間の抵抗を著しく低減させることが
できるだけでなく、ゲート・ドレイン間の距離は
プロセス設計で決められる適当な距離に制御よく
形成することができ、ゲート・ドレイン間耐圧の
制御が容易である。さらに、ソース及びドレイン
電極に接続される低抵抗層を埋込み型にすること
ができるため、素子表面及び保護膜との界面特性
が素子特性に及ぼす影響を大巾に軽減させ、リー
ク電流等の素子信頼性及び歩留り上の大巾な改善
を実現することができる。
（実施例）
以下、本発明の一実施例として、マイクロ波帯
用低雑音GaAsシヨツトキー型電界効果トランジ
スタの場合の適用例に関して図面を参照しつゝ説
明する。
用低雑音GaAsシヨツトキー型電界効果トランジ
スタの場合の適用例に関して図面を参照しつゝ説
明する。
先ず、第３図のように、半絶縁性GaAs基板６
上にエピタキシヤル成長した活性層７（不純物濃
度；２×1017cm-3、厚さ；0.4μ）上にポジ感光性
樹脂膜８を塗布後、0.5μ巾にポジ感光性樹脂膜８
を帯状に抜き、Moをスパツタ蒸着し（厚さ；
0.7μ）、リフトオフ法により第４図のようにMoゲ
ート電極９が形成される。次に、ゲート電極９の
垂直方向からソース側に45°傾斜した角度から
240KeVの加速エネルギーでシリコンイオンを８
×1013cm-2のドーズ量だけ注入し、800℃、10分
間焼鈍して、シリコン活性化して、低抵抗領域１
０を形成する（第５図）。続いて、第６図のよう
に窒化膜１１を形成して、表面を保護し、第７図
のように窒化膜１１上を感光性樹脂膜１２でおお
つてソース及びドレイン電極部に相当する領域の
感光性樹脂膜１２及び窒化膜１１を除去し、加速
エネルギー70KeVつづいて20KeVとシリコンイ
オンをそれぞれ８×1013cm-2、７×1013cm-2のド
ーズ量だけ連続して注入し、感光性樹脂膜１２を
除去し、800℃、10分間の焼鈍を実施する。さら
に、第８図のように、オーミツク領域に図合せ露
光法とリフトオフ技術の併用によりAuGeNi電極
１３を形成させると第９図のような、ゲートに対
して、埋込みでかつソース電極２とドレイン電極
３がゲート電極１に対してオフセツトセラルアラ
イメント構造になつたGaAsシヨツトキー型電界
効果トランジスタが得られる。
上にエピタキシヤル成長した活性層７（不純物濃
度；２×1017cm-3、厚さ；0.4μ）上にポジ感光性
樹脂膜８を塗布後、0.5μ巾にポジ感光性樹脂膜８
を帯状に抜き、Moをスパツタ蒸着し（厚さ；
0.7μ）、リフトオフ法により第４図のようにMoゲ
ート電極９が形成される。次に、ゲート電極９の
垂直方向からソース側に45°傾斜した角度から
240KeVの加速エネルギーでシリコンイオンを８
×1013cm-2のドーズ量だけ注入し、800℃、10分
間焼鈍して、シリコン活性化して、低抵抗領域１
０を形成する（第５図）。続いて、第６図のよう
に窒化膜１１を形成して、表面を保護し、第７図
のように窒化膜１１上を感光性樹脂膜１２でおお
つてソース及びドレイン電極部に相当する領域の
感光性樹脂膜１２及び窒化膜１１を除去し、加速
エネルギー70KeVつづいて20KeVとシリコンイ
オンをそれぞれ８×1013cm-2、７×1013cm-2のド
ーズ量だけ連続して注入し、感光性樹脂膜１２を
除去し、800℃、10分間の焼鈍を実施する。さら
に、第８図のように、オーミツク領域に図合せ露
光法とリフトオフ技術の併用によりAuGeNi電極
１３を形成させると第９図のような、ゲートに対
して、埋込みでかつソース電極２とドレイン電極
３がゲート電極１に対してオフセツトセラルアラ
イメント構造になつたGaAsシヨツトキー型電界
効果トランジスタが得られる。
本発明は、ソース電極とゲート電極が近接し、
ゲート電極とドレイン電極が適当な距離をもつて
配置され、かつソース及びドレイン電極が埋込み
構造になつたプレーナ型デバイス構造になつてい
る。
ゲート電極とドレイン電極が適当な距離をもつて
配置され、かつソース及びドレイン電極が埋込み
構造になつたプレーナ型デバイス構造になつてい
る。
よつて、本発明によれば、ゲート・ソース間の
抵抗の減少による雑音指数の低下、ゲート・ドレ
イン間の耐圧の向上による信頼性の向上及び電極
部が埋込み型になつているため素子表面及び素子
保護膜界面の影響が素子特性に及ぼす程度が軽減
され素子性能の均一性が向上する等の効果があ
る。
抵抗の減少による雑音指数の低下、ゲート・ドレ
イン間の耐圧の向上による信頼性の向上及び電極
部が埋込み型になつているため素子表面及び素子
保護膜界面の影響が素子特性に及ぼす程度が軽減
され素子性能の均一性が向上する等の効果があ
る。
以上、本発明の一実施例としてGaAsを材料と
し、特定の電極材料、特定の注入不純物及び特定
の製造条件について言及してきたが、本発明の技
術思想は任意の構造、任意の電極材料及び形状を
もつた素子にも適用できることはいうまでもな
い。
し、特定の電極材料、特定の注入不純物及び特定
の製造条件について言及してきたが、本発明の技
術思想は任意の構造、任意の電極材料及び形状を
もつた素子にも適用できることはいうまでもな
い。
第１図及び第２図は従来のシヨツトキー型電界
効果トランジスタのゲート部分の断面図を示すも
のである。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……絶縁膜、５……低抵抗領域 第３図〜第９図は本発明の一実施例を製造工程
順に示した断面図である。 ６……半絶縁性GaAs基板、７……エピタキシ
ヤル活性層、８……感光性樹脂膜、９……Mo
層、１０……シリコン低抵抗層、１１……窒化
膜、１２……感光性樹脂膜、１３……AuNi層。
効果トランジスタのゲート部分の断面図を示すも
のである。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……絶縁膜、５……低抵抗領域 第３図〜第９図は本発明の一実施例を製造工程
順に示した断面図である。 ６……半絶縁性GaAs基板、７……エピタキシ
ヤル活性層、８……感光性樹脂膜、９……Mo
層、１０……シリコン低抵抗層、１１……窒化
膜、１２……感光性樹脂膜、１３……AuNi層。
Claims (1)
- １ 半導体活性層の一主面上にゲート電極を選択
的に設ける工程と、前記ゲート電極をマスクにし
て前記半導体活性層に斜めに第１のイオン注入を
して前記ゲート電極の両側に、前記ゲート電極に
対して非対称に配置された第１及び第２の低抵抗
層を前記半導体活性層内に埋め込んで形成する工
程と、前記ゲート電極上に前記ゲート電極より大
きい面積のマスクを形成する工程と、前記第１の
イオン注入よりも加速エネルギーの低い第２のイ
オン注入を前記半導体活性層に垂直に行う工程及
び前記第２のイオン注入よりも加速エネルギーと
イオンのドーズ量が低い第３のイオン注入を前記
半導体活性層に垂直に行う工程により前記ゲート
電極の両側で前記第１及び第２の低抵抗層とそれ
ぞれ連なる第３及び第４の低抵抗層を前記ゲート
電極と離間してそれぞれ形成する工程と、前記第
３及び第４の低抵抗層にそれぞれ電気的に接続さ
れたソース電極及びドレイン電極を形成する工程
とを有することを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775484A JPS60241271A (ja) | 1984-05-16 | 1984-05-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775484A JPS60241271A (ja) | 1984-05-16 | 1984-05-16 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241271A JPS60241271A (ja) | 1985-11-30 |
| JPH043102B2 true JPH043102B2 (ja) | 1992-01-22 |
Family
ID=14200666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9775484A Granted JPS60241271A (ja) | 1984-05-16 | 1984-05-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241271A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3535002A1 (de) * | 1985-10-01 | 1987-04-02 | Telefunken Electronic Gmbh | Sperrschicht-feldeffekttransistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177571A (en) * | 1981-04-24 | 1982-11-01 | Sumitomo Electric Ind Ltd | Field effect transistor and manufacture thereof |
| JPS57210675A (en) * | 1981-06-18 | 1982-12-24 | Matsushita Electric Ind Co Ltd | Manufacture of field effect transistor |
-
1984
- 1984-05-16 JP JP9775484A patent/JPS60241271A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177571A (en) * | 1981-04-24 | 1982-11-01 | Sumitomo Electric Ind Ltd | Field effect transistor and manufacture thereof |
| JPS57210675A (en) * | 1981-06-18 | 1982-12-24 | Matsushita Electric Ind Co Ltd | Manufacture of field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60241271A (ja) | 1985-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0206274B1 (en) | High transconductance complementary ic structure | |
| US4603469A (en) | Fabrication of complementary modulation-doped filed effect transistors | |
| US4771324A (en) | Heterojunction field effect device having an implanted region within a device channel | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JPH043102B2 (ja) | ||
| JPS5935187B2 (ja) | 電力用高耐圧電界効果トランジスタ | |
| JPS592385B2 (ja) | メサ型非活性Ｖゲ−トＧａＡｓ電界効果トランジスタとその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JP3505884B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS6034073A (ja) | ショットキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS62115781A (ja) | 電界効果トランジスタ | |
| JPS6332273B2 (ja) | ||
| JPS60164365A (ja) | 半導体装置の製造方法 | |
| JP2996267B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| EP0744774A2 (en) | Field effect transistor and method for producing same | |
| KR950000661B1 (ko) | 금속-반도체 전계효과트랜지스터 및 그 제조방법 | |
| JPS6068661A (ja) | 半導体装置 | |
| JPH03280552A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6223175A (ja) | 半導体装置の製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPS6272175A (ja) | 半導体装置の製造方法 | |
| JPH0763094B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0434824B2 (ja) | ||
| JPH0817202B2 (ja) | ＧａＡｓ半導体装置の製造方法 | |
| JPH0719781B2 (ja) | 電解効果トランジスタ |