JPH0719781B2 - 電解効果トランジスタ - Google Patents
電解効果トランジスタInfo
- Publication number
- JPH0719781B2 JPH0719781B2 JP60264343A JP26434385A JPH0719781B2 JP H0719781 B2 JPH0719781 B2 JP H0719781B2 JP 60264343 A JP60264343 A JP 60264343A JP 26434385 A JP26434385 A JP 26434385A JP H0719781 B2 JPH0719781 B2 JP H0719781B2
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- JP
- Japan
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- gate electrode
- conductivity
- channel layer
- effect transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲート電極に接近して高濃度層を有する電界効
果トランジスタに関し、特に動作層が薄い接合型電界効
果トランジスタに関する。
果トランジスタに関し、特に動作層が薄い接合型電界効
果トランジスタに関する。
GaAs半導体はSiに比べて５〜６倍と大きくな電子移動度
を有し、この高速性に大きな特長があるため、超高速集
積回路に利用するため研究開発が活発に行なわれてい
る。
を有し、この高速性に大きな特長があるため、超高速集
積回路に利用するため研究開発が活発に行なわれてい
る。
この能動素子のショットキーバリヤ型電界効果トランジ
スタ（MESFET）の構造として、第３図に示すようなもの
が特開昭59-222965号公報に提案されている。これはｎ
型のチャネル層５上に耐熱性のゲート電極２がありゲー
ト電極２の側部に側壁８を設けゲート電極２と離して、
n+型の高濃度層7a、7bを気相成長したものである。
スタ（MESFET）の構造として、第３図に示すようなもの
が特開昭59-222965号公報に提案されている。これはｎ
型のチャネル層５上に耐熱性のゲート電極２がありゲー
ト電極２の側部に側壁８を設けゲート電極２と離して、
n+型の高濃度層7a、7bを気相成長したものである。
ここで、耐熱性のゲート電極２としては、Ｗ、Mo、Ti、
Taもしくは、これらの窒化物、珪化物が用いられる。ま
た、高濃度層7a、7bの気相成長方法としては、ハロゲン
化物輸送法もしくは有機金属法が用いられる。
Taもしくは、これらの窒化物、珪化物が用いられる。ま
た、高濃度層7a、7bの気相成長方法としては、ハロゲン
化物輸送法もしくは有機金属法が用いられる。
そして、側壁８はゲート電極２を酸化膜で覆い、平行電
極型ドライエッチング装置を用いて垂直にエッチングし
て形成する。酸化膜からなる側壁８の厚さは0.1〜0.2μ
ｍである。
極型ドライエッチング装置を用いて垂直にエッチングし
て形成する。酸化膜からなる側壁８の厚さは0.1〜0.2μ
ｍである。
チャネル層が薄いエンハンスメント型電界効果トランジ
スタの場合、電極間の表面空乏層が伸びて電極間の抵抗
（ソース直列抵抗、ドレイン直列抵抗）を大きくする。
そして、側壁の厚さがばらつく時、エンハンスメント型
では直列抵抗のばらつきも大きくなり、結果的に特性も
大きくばらつくことになる。
スタの場合、電極間の表面空乏層が伸びて電極間の抵抗
（ソース直列抵抗、ドレイン直列抵抗）を大きくする。
そして、側壁の厚さがばらつく時、エンハンスメント型
では直列抵抗のばらつきも大きくなり、結果的に特性も
大きくばらつくことになる。
すなわち、側壁の厚さの精度は、ゲート電極の垂直加工
性、側壁の垂直加工性により決まるが、これらの加工精
度を約0.05μｍ以下にすることは難かしい。
性、側壁の垂直加工性により決まるが、これらの加工精
度を約0.05μｍ以下にすることは難かしい。
本発明の目的は、ある程度のゲート電極や側壁の加工ば
らつきを許し、且つ特性の均一性、再現性が良好な電界
効果トランジスタを提供することにある。
らつきを許し、且つ特性の均一性、再現性が良好な電界
効果トランジスタを提供することにある。
半導体基板の一主面内に設けられた一導電型のチャネル
層と、前記チャネル層上に設けられたゲート電極と、前
記チャネル層の側面及び前記ゲート電極の下端に接し互
いに離れて設けられかつ前記チャネル層よりキャリア密
度が高い複数の第１の一導電型半導体層と、前記複数の
第１の一導電型半導体のそれぞれの表面に前記ゲート電
極と離れて設けられかつ前記第１の一導電型半導体層よ
りキャリア密度の高い第２の一導電型半導体層と、前記
各々の第２の一導電型半導体層上に前記ゲート電極から
更に離れて設けられたオーム性電極とを少なくとも有す
ることを特徴とする電界効果トランジスタ。
層と、前記チャネル層上に設けられたゲート電極と、前
記チャネル層の側面及び前記ゲート電極の下端に接し互
いに離れて設けられかつ前記チャネル層よりキャリア密
度が高い複数の第１の一導電型半導体層と、前記複数の
第１の一導電型半導体のそれぞれの表面に前記ゲート電
極と離れて設けられかつ前記第１の一導電型半導体層よ
りキャリア密度の高い第２の一導電型半導体層と、前記
各々の第２の一導電型半導体層上に前記ゲート電極から
更に離れて設けられたオーム性電極とを少なくとも有す
ることを特徴とする電界効果トランジスタ。
本発明の電界効果トランジスタは、ゲート電極の両側に
ゲート電極直下のチャネル層よりもすこしキャリア濃度
を高くした第１の一導電型領域（中濃度層）を設けたも
のである。第１の一導電型領域とチャネル層の濃度差が
従来に比べて少ないため、横方向拡散の影響が少なくな
る。そして、第１の一導電型領域により導電性が確保さ
れるために、側壁部の加工精度の影響が少なくなり、安
定したFET特性が得られることになる。
ゲート電極直下のチャネル層よりもすこしキャリア濃度
を高くした第１の一導電型領域（中濃度層）を設けたも
のである。第１の一導電型領域とチャネル層の濃度差が
従来に比べて少ないため、横方向拡散の影響が少なくな
る。そして、第１の一導電型領域により導電性が確保さ
れるために、側壁部の加工精度の影響が少なくなり、安
定したFET特性が得られることになる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の電界効果トランジスタの断面図であ
る。この実施例は、半絶縁性GaAsからなる半導体基板１
の一主面内に設けられた所定形状の一導電型のチャネル
層５と、チャネル層５上に設けられた長さ1.0μｍ、高
さ0.5μｍのタングステン・シリサイド膜からなるゲー
ト電２と、チャネル層５の側面に接し互いに離れて設け
られたかつチャネル層５よりキャリア密度の高い第１の
一導電型領域6a、6bと、第１の一導電型領域6a、6bのそ
れぞれの表面にゲート電極２と離れて設けられかつ第１
の一導電型領域よりキャリア密度の高い第２の一導電型
領域（厚さ0.3μｍ、ｎ型キャリア密度1.2×1018cm-3）
7a、7bとを少なくとも有する電界効果トランジスタであ
る。
る。この実施例は、半絶縁性GaAsからなる半導体基板１
の一主面内に設けられた所定形状の一導電型のチャネル
層５と、チャネル層５上に設けられた長さ1.0μｍ、高
さ0.5μｍのタングステン・シリサイド膜からなるゲー
ト電２と、チャネル層５の側面に接し互いに離れて設け
られたかつチャネル層５よりキャリア密度の高い第１の
一導電型領域6a、6bと、第１の一導電型領域6a、6bのそ
れぞれの表面にゲート電極２と離れて設けられかつ第１
の一導電型領域よりキャリア密度の高い第２の一導電型
領域（厚さ0.3μｍ、ｎ型キャリア密度1.2×1018cm-3）
7a、7bとを少なくとも有する電界効果トランジスタであ
る。
なお、チャネル層５、第１の一導電型領域6a、6bは半絶
縁性GaAsにSi+をイオン注入して得られるもので、イオ
ン注入時の加速電圧Ea、ドース量Φ、ヒーク濃度深さR
p、ピークキャリア密度Npはそれぞれ次の通りである。
縁性GaAsにSi+をイオン注入して得られるもので、イオ
ン注入時の加速電圧Ea、ドース量Φ、ヒーク濃度深さR
p、ピークキャリア密度Npはそれぞれ次の通りである。
チャネル層5:Ea＝50KeV、Ф＝1.5×1012cm-2、 Rp＝45nm、Np1.8×1017cm-3 第１の一導電型領域6a、6b:Ea＝50KeV、 Ф＝6.0×1012cm-2、Rp＝45nm、Np７×1017cm-3又
は、３はソース電極、４はドレイン電極、８は酸化膜か
らなる側壁である。酸化膜は特に必要ではなく、ゲート
電極２と第２の一導電型領域7a、7bとを一定の間隔をも
って離しておくだけでもよい。
は、３はソース電極、４はドレイン電極、８は酸化膜か
らなる側壁である。酸化膜は特に必要ではなく、ゲート
電極２と第２の一導電型領域7a、7bとを一定の間隔をも
って離しておくだけでもよい。
次に、この実施例の製造方法について説明する 第２図（ａ）〜（ｆ）は第１図に示す実施例の製造方法
の一例を説明するための工程順に示したトランジスタ・
チップの断面図である。
の一例を説明するための工程順に示したトランジスタ・
チップの断面図である。
第２図（ａ）に示すように、半絶縁性GaAsからなる半導
体基板１にSi+をEa＝50keV、Φ＝1.5×1012cm-2でイオ
ン注入してチャネル層５を設ける。次に、第２図（ｂ）
に示すように全面に厚さ0.5μｍのタングステン・シリ
サイド膜をスパッタ蒸着し、ホトレジスト膜パターンを
マスクとしてSF6ガスで平行電極型ドライエッチングを
行ないゲート長さ1.0μｍのゲート電極２を設ける。次
に、第２図（ｃ）に示すようにゲート電極２をマスクと
してSi+をEa＝50keV、Φ＝6.0×1012cm-2でイオン注入
して第１の一導電型領域6a、6bを設ける。この後、窒化
膜で覆い800℃、15分間の熱処理によりアニールを行な
い、イオン注入層であるところのチャネル層５、第１の
一導電型領域6a、6bを活性化し窒化膜を除去する。
体基板１にSi+をEa＝50keV、Φ＝1.5×1012cm-2でイオ
ン注入してチャネル層５を設ける。次に、第２図（ｂ）
に示すように全面に厚さ0.5μｍのタングステン・シリ
サイド膜をスパッタ蒸着し、ホトレジスト膜パターンを
マスクとしてSF6ガスで平行電極型ドライエッチングを
行ないゲート長さ1.0μｍのゲート電極２を設ける。次
に、第２図（ｃ）に示すようにゲート電極２をマスクと
してSi+をEa＝50keV、Φ＝6.0×1012cm-2でイオン注入
して第１の一導電型領域6a、6bを設ける。この後、窒化
膜で覆い800℃、15分間の熱処理によりアニールを行な
い、イオン注入層であるところのチャネル層５、第１の
一導電型領域6a、6bを活性化し窒化膜を除去する。
次に、第２図（ｄ）に示すように、厚さ0.35μｍの酸化
膜を成長しCF4ガスで平行電極型ドライエッチングを行
ない、ゲート電極の側部に幅0.35μｍの側壁８を形成す
る。
膜を成長しCF4ガスで平行電極型ドライエッチングを行
ない、ゲート電極の側部に幅0.35μｍの側壁８を形成す
る。
次に、第２図（ｅ）に示すように、トリメチルガリウム
（TMG）とアルシン（AsH3）とH2とからなる原料ガスに
ドーバントとなるH2Sガスを混ぜた混合ガスを用いた有
機金属法により、高濃度の第２の一導電型領域7a、7bを
厚さ0.3μｍだけ成長する。この時の成長条件は、AsH3:
TMG:H2S＝7:1:0.04のガス比で成長温度620℃である。最
後に、第２図（ｆ）に示すように、バッファド酸により
酸化膜の側壁８を除去し、第２の一導電型領域7a、7b上
にオーム性金属Au-Ge-Niからなるソース電極３とドレイ
ン電極４を設ける。
（TMG）とアルシン（AsH3）とH2とからなる原料ガスに
ドーバントとなるH2Sガスを混ぜた混合ガスを用いた有
機金属法により、高濃度の第２の一導電型領域7a、7bを
厚さ0.3μｍだけ成長する。この時の成長条件は、AsH3:
TMG:H2S＝7:1:0.04のガス比で成長温度620℃である。最
後に、第２図（ｆ）に示すように、バッファド酸により
酸化膜の側壁８を除去し、第２の一導電型領域7a、7b上
にオーム性金属Au-Ge-Niからなるソース電極３とドレイ
ン電極４を設ける。
以上の説明から分るように本発明の電界効果トランジス
タは、ゲート電極の両側にゲート電極下のチャネルより
もすこし濃度を高くした第１の一導電型領域を設けたも
のであり、この一導電型領域の厚さをチャネル層と同程
度に設定すれば、ゲート電極への不純物の横方向拡散の
影響は少なくできる。
タは、ゲート電極の両側にゲート電極下のチャネルより
もすこし濃度を高くした第１の一導電型領域を設けたも
のであり、この一導電型領域の厚さをチャネル層と同程
度に設定すれば、ゲート電極への不純物の横方向拡散の
影響は少なくできる。
その上、第１の一導電性領域によりある程度の導電性が
確保されるため、従来のようにn+型の高濃度層の位置を
決める側壁の厚さを0.1〜0.2μｍと狭くする必要はな
く、これより厚くてもよいことになる。そして、側壁の
加工精度が約0.1μｍとすれば、側壁が厚くなるにつれ
てこの相対誤差は少なくなる。
確保されるため、従来のようにn+型の高濃度層の位置を
決める側壁の厚さを0.1〜0.2μｍと狭くする必要はな
く、これより厚くてもよいことになる。そして、側壁の
加工精度が約0.1μｍとすれば、側壁が厚くなるにつれ
てこの相対誤差は少なくなる。
しかし、側壁の厚さがゲート電極の高さよりも厚くなる
と、側壁形成時の被覆絶縁膜の垂直部がなくなり曲率部
のみとなるため、側壁の精度は却って悪くなり、使用で
きる側壁の厚さには限界がある。
と、側壁形成時の被覆絶縁膜の垂直部がなくなり曲率部
のみとなるため、側壁の精度は却って悪くなり、使用で
きる側壁の厚さには限界がある。
また、ある程度の濃度をもった第１の一導電型領域を設
けることにより、第２の一導電型領域を成長し始める時
の界面抵抗が小さくなり、安定した接合が得られる。
けることにより、第２の一導電型領域を成長し始める時
の界面抵抗が小さくなり、安定した接合が得られる。
この実施例の電界効果トランジスタの特性は、ゲートし
きい電圧VT＝＋0.06V（標準偏差40mV）相互コンダクタ
ンスgm＝2.1mS（標準偏差率13％）、ゲート逆耐圧−BVG
＝7.2V（標準偏差率９％）、ソース抵抗Rs0.5Ω・mm
であった。なお、ゲート幅WGは10μｍとし、gmはゲート
電圧VGS＝＋0.6Vで測定したものである。
きい電圧VT＝＋0.06V（標準偏差40mV）相互コンダクタ
ンスgm＝2.1mS（標準偏差率13％）、ゲート逆耐圧−BVG
＝7.2V（標準偏差率９％）、ソース抵抗Rs0.5Ω・mm
であった。なお、ゲート幅WGは10μｍとし、gmはゲート
電圧VGS＝＋0.6Vで測定したものである。
また、従来の側壁の厚さ0.15μｍとしたものは、VT＝＋
0.09V（標準偏差60mV）、gm＝1.2mS（標準偏差率19
％）、−BVG＝6V（標準偏差率17％）、Rs1.8Ω・mmで
あった。
0.09V（標準偏差60mV）、gm＝1.2mS（標準偏差率19
％）、−BVG＝6V（標準偏差率17％）、Rs1.8Ω・mmで
あった。
本発明の電界効果トランジスタの特性は従来のものに比
べ、ソース抵抗Rsが小さくなり、gmが増大し、各特性値
のばらつきも小さくなっていることが分かる。
べ、ソース抵抗Rsが小さくなり、gmが増大し、各特性値
のばらつきも小さくなっていることが分かる。
以上説明したように本発明はチャネル層に接して中濃度
の一導電型領域を設けることにより、ゲート電極の側面
に設けた側壁を厚くでき、ゲート電極や側壁の加工精度
に伴なう影響を少なくして電界効果トランジスタのばら
つきを小さくでき、さらに、側壁下の一導電型領域の抵
抗および高濃度層の接合抵抗が下がるため、相互コンダ
クタンスを改善できるという効果がある。
の一導電型領域を設けることにより、ゲート電極の側面
に設けた側壁を厚くでき、ゲート電極や側壁の加工精度
に伴なう影響を少なくして電界効果トランジスタのばら
つきを小さくでき、さらに、側壁下の一導電型領域の抵
抗および高濃度層の接合抵抗が下がるため、相互コンダ
クタンスを改善できるという効果がある。
第１図は本発明の電界効果トランジスタの構造を説明す
るための断面図、第２図（ａ）〜（ｆ）は本発明の電界
効果トランジスタの製造工程を説明するための断面図、
第３図は従来の電界効果トランジスタの構造を説明する
断面図である。 図において、 １……半導体基板、２……ゲート電極、３……ソース電
極、４……ドレン電極、５……チャネル層（第１の導電
層）、6a、6b……第１の一導電型領域、7a、7b……第２
の一導電型領域（高濃度層）、８……側壁。
るための断面図、第２図（ａ）〜（ｆ）は本発明の電界
効果トランジスタの製造工程を説明するための断面図、
第３図は従来の電界効果トランジスタの構造を説明する
断面図である。 図において、 １……半導体基板、２……ゲート電極、３……ソース電
極、４……ドレン電極、５……チャネル層（第１の導電
層）、6a、6b……第１の一導電型領域、7a、7b……第２
の一導電型領域（高濃度層）、８……側壁。
Claims (1)
- 【請求項１】半導体基板の一主面内に設けられた一導電
型のチャネル層と、前記チャネル層上に設けられたゲー
ト電極と、前記チャネル層の側面及び前記ゲート電極の
下端に接し互いに離れて設けられかつ前記チャネル層よ
りキャリア密度が高い複数の第１の一導電型半導体層
と、前記複数の第１の一導電型半導体のそれぞれの表面
に前記ゲート電極と離れて設けられかつ前記第１の一導
電型半導体層よりキャリア密度の高い第２の一導電型半
導体層と、前記各々の第２の一導電型半導体層上に前記
ゲート電極から更に離れて設けられたオーム性電極とを
少なくとも有することを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264343A JPH0719781B2 (ja) | 1985-11-22 | 1985-11-22 | 電解効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264343A JPH0719781B2 (ja) | 1985-11-22 | 1985-11-22 | 電解効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123775A JPS62123775A (ja) | 1987-06-05 |
| JPH0719781B2 true JPH0719781B2 (ja) | 1995-03-06 |
Family
ID=17401842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264343A Expired - Fee Related JPH0719781B2 (ja) | 1985-11-22 | 1985-11-22 | 電解効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719781B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870576A (ja) * | 1981-10-22 | 1983-04-27 | Fujitsu Ltd | 半導体装置 |
| JPS58143588A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
-
1985
- 1985-11-22 JP JP60264343A patent/JPH0719781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62123775A (ja) | 1987-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |