JPH03250741A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｊｌ！Ｉ要： 電界効果トランジスタ（ＦＥＴ）型の半導体装置の製造
方法に関し、 ソース／ドレイン作成プロセスに与える制限か少ない半
導体装置の製造方法を提供することを目的とし、 半導体基板のチャネル領域を形成すべき領域の上にダミ
ーゲートを形成する工程と、ダミーゲートを用いてチャ
ネル領域を形成すべき領域を挾んで自己整合的にソース
、ドしインの少なくとも一部を形成する工程と、ダミー
ゲートをエッチングして、その側面を後退させる工程と
、エツチング工程で寸法の小さくなったタミーケートの
側面をマスクで覆う工程と、ダミーゲートを除去してマ
スクの開口内に半導体基板を露出する工程と、マスクの
開口内にゲートｔ　％を形成する工程とを構成する。

二産業上の利用分野： 本発明は半導体装置の製造方法に関し、特に電界効果ト
ランジスタ（ＦＥＴ）型の半導体装置の製造方法に関す
る。

ＦＥＴ型の半導体装置とは、接合ゲート型、絶縁ゲート
型の電界効果トランジスタの他、ショットキゲート型、
ＳＩＳ型電界効果トランジスタや高電子移動度トランジ
スタ（ＨＥＭＴ）等も含む。

１従来の技術〕 ＦＥＴの動作速度を向上させるためには、オン時のソー
ス・ドレイシ間力抵抗が小さく、クー１〜電極等に付随
する容量が小さいことが望まれる。

また、半導体集積回路装置の集積度を上げるためには、
構成要素であるトランジスタの寸法を小さくすることか
有効である。

ゲート長を短縮することは、高速化と高集積化の両者に
とって有効である。しかし、むやみにチャネル長を短く
すると、ソース・ドレイン間がパシチスルーして飽和特
性が得られず、ホットキャリアかドレインに注入される
こと等か起こる。このような短チヤネル効果を防止する
には、チャネル長を高精度に制御する必要かある。

オン時のＦＥＴのソース・ドレイン間抵抗は、ソースの
抵抗、チャネルの抵抗、ドレインの抵抗とソース・チャ
ネル間の抵抗、ドレイン・チャネル間の抵抗の和と考え
られる。これらのうち、ソース抵抗、ドレイン抵抗は初
めから低くなるように作る。チャネル抵抗はゲート電圧
によって変１ヒする。ところで、ゲート電極下に誘起さ
れるチャネルから低抵抗のソース領域ないしドレイン領
域までのソース・チャネル間抵抗、ドレイン・チャネル
間抵抗は、ゲート電圧ではほとんど制御できない。この
抵抗を小さくするには、ゲート電極とソース領域ないし
ドレイン領域との間の距離を最適のものとすることか要
求される。

また、ゲート電極に付随する容量は、ゲート電極からソ
ース構造ないしドレイン構造までの距離に敏感である。

たとえば、■−ｖ族化合物半導体を用いたＦＥＴ型の半
導体装置の製造方法において、ソーストしイン領域形成
のためには、主にイオン注入技術が用いられている。

二のイオン注入工程を、第２図（Ａ）に概略的に示す。

半導体基板５１上にゲート電極５２を設計通りの寸法に
形成し、その後このゲート電［ｉ５２をマスクとしてイ
オン注入を行う、不純物となるイオン５３は垂直に飛来
りで半導体基板５１内にある深さまで侵入する。イオン
注入された不純物はある程度横方向にも分布するのみて
・なく、その後に加熱工程かあると熱拡散てし移動する
。

このようにして、イオン注入され、拡散した不純物は破
線５４て示すように、チー１−；極５２の下まで入り込
んでしまう。このクー１〜電極下への回り込みは短チヤ
ネル効果の原因となる。

なお、第２図（Ａ）ではＦＥＴ型半導体装置として高電
子移動度トランジスタ（ＨＥＭＴ）を示している。ｉ型
ＧａＡｓの下地基板５５上にｊ型ＧａＡｓの電子走行層
５６、ｎ型ＡｌＧａＡｓの電子供給層５７、電子供給層
５７の保護と抵抗低減のためのｎ型Ｇａ＾Ｓ層ヲ８か積
層されている。電子供給層５７と接する電子走行層５６
の表面部には２次元電子カスラリか発生している。

イオン注入によるチャネル長の変化は、ＨＥＭＴに限ら
す、５ＩＳＦＥＴ、ショットキケートＦＥＴ等、池のＦ
ＥＴ型半導体装置でも起きる現象である。

第２図（Ｂ）は、ＨＥＭＴのチャネルにソース・ドレイ
ン領域を直接接続するように、選択成長を行う場合予想
されるＷ４遣を示す。半導体基板５１上にゲート＠　極
５２を形成した後、このゲート＄掻５２をマスクとして
ＧａＡｓ層５８、電子供給層ヲ７をエツチングし、さら
に下の電子走行層５６の途中までエツチングを行う、エ
ツチングによって露出しな面に、低抵抗率のソース領域
６１およびドレイン領域６２をエピタキシャルに成長さ
せる。

このような構成とすれば、電子走行層５６表面部に形成
される２次元電子カスが低抵抗ソース領域６１、低抵抗
ドレイン領ｔＩｆ２６２に１ｉｉｉコンタクトするので
、ソース・ドレイン間抵抗の小さなＨＥ　Ｍ　Ｔが実現
て゛きる。

しかしながら、ソース領域６１、ドしイン領域６２の選
択成長の工程において、たとえばＭ　ＯＣ〜′Ｄによっ
て結晶成長を行うとすれば、６００〜７００°Ｃの加熱
を行わなくてはならない、ゲートｔｆｌ！５２かこの加
熱温度に耐えられないと、ＨＥＭＴ横遥か破壊されてし
まう、６００〜７００℃という高温に耐えられるゲート
を極材料としては、現時点においてはタングステン等の
高融点金属以外にはない。より抵抗率の低いＡ１等の通
常のゲート電極材料を用いようとする場合には、選択成
長を行うことが困難になる。

１発明か解決しようとする課頭Ｉ 以上説明したように、ゲート電極はソース、ドレインを
ゲート電極と自己整合的に作製する際、必要な要素であ
る。しかしながら、ゲート電極か半導体基板上に存在す
ると、ソース、ドレイン作成のプロセスか制限されてし
まう。

イオン注入によって、ソース、ドしインを作成すると一
不純物がゲート下へ回り込みやすく、短チヤネル効果を
起こしやすい。

イオン注入によって、極めて高不純物濃度の領域を作る
ことは鮪しい、また、ＨＥＭＴの場合の様に、電流通路
内にヘテロ界面か存在すると、ヘテロ界面によるバリア
効果に対しては、不純物濃度を上げても効果は生じない
。

本発明の目的は、ソース／ドレイン作成プロセスに与え
る制限か少ない半導体装置の′ｆＩ！遣方法全方法する
ことである。

本発明の池の目的は、ゲート電極とソース、ドレインと
の間の距離を高精度に制御できる半導体装置の製造方法
を提供することである。

３課題を解決するための手段］ 第１図（Ａ）〜（Ｆ）は、本発明の原理説明図である。

第】図（Ａ）に示すように、半導体基板１の上にダミー
ゲート２を形成する。ダミーゲート２の材料は、ソース
、′ドレイン領域のプロセスにおいて、なんら悪影響を
与えないものを選ぶ６たとえば、５ｉ０２　、Ｓｉ３　
Ｎ４　、ＳｉＯｘＮｙ等の絶縁物で形成する。

次に、第１図（Ｂ）に示すように、ダミーゲート２を用
い、自己整合的にソース３およびドレイン４の少なくと
も一部を形成する。

次に、第１図（Ｃ）に示すように、等方的エツチング等
によって、ダミーゲート２の側面を後退させる。この結
果、寸法が小さくなったダミーゲート２ａか残る。

次に、第１図Ｎ））に示すように、このエツチングによ
って寸法の小さくなったダミーゲート２ａの側面を覆う
ように、マスク５を形成する。たとえば、ホトレジスト
層でダミーゲート２ａを完全に覆った後、エツチングに
よってダミーゲート２ａの表面が出るまでホトレジスト
層を薄くしてもよい。

ダミーゲート２ａの表面か露出したら、第１図（Ｅ）に
示すように、タミーゲーｈ２ａをエッチング等によって
除去する。ダミーゲート２ａを除去すると、マスク５内
に開口６か形成され、半導体基板１の表面か露出する。

次に一部１図（Ｆ）に示すように、マスク５を用いて、
露出した半導体基板１の表面上にゲート４４極７を形成
する。

なお、マスク５をホトレジストで形成した時はマスク５
上に残るゲートを極材料は、マスク５と共にリフトオフ
すればよい。

マスク５として、耐久性のある絶縁材料を用いた時には
、マスクラを除去せずに、ゲート７かマスク上にも延在
するように製作した後、ゲート電極層をバタ一二シグし
てもよい。

Ｊ作用］ ダミーゲート２と自己整合的にソース３、ドレイン５か
形成されるか、ダミーゲートはソース／ドレイン形成プ
ロセスに影響を与えない材料で形成されるので、ソース
・ドレイン製作プロセスか制限されることかない。

二のようにして、ゲート電極とソース・ドレインとを自
己整合的に作成しつつ、ゲート電極材料によって、ソー
ス　ドレイン領域のプロセスが制＠されない半導体装１
の製造方法が実現される。

また、ダミーゲートの寸法を一旦縮小した後にマスク５
で埋め込み、その後ダミーゲートを除去して形成された
開口内にゲート電極を形成するため、ソース、ドしイン
とゲート電極との開に高精度の所望の小さなギャップを
作成することができる。

ゲート＠　！！！はソース３、ドレイン４作成後に形成
するので、ゲー）’　ｔ　＆材料かソース・ドしイン作
成プロセスを利尿することがない。

Ｊ実施例； 第３図は、本発明の実施例によって製造しようとするＨ
　Ｅ　Ｍ　Ｔの構造を示す断面図である。ｉ型ＧａＡｓ
基板１１の上に、ｉ型ＧａＡｓノを子走行層１２、ｎ型
ＡｌＧａＡｓの電子供給層１３、ｎ型ＧａＡｓ層１５が
積層され、ｎ型ＧａＡｓ層１５−を子供給層１３および
電子走行層１２の一部がエツチングされて、メサ型構造
を残している。電子供給層１３から供給された電子によ
って電子走行層１２表面近傍に２次元電子カス１４か発
生している。このメサ型構造部分のＧａＡＳ層１５層中
５部をリセスエンチングで除去し、その除去された部分
の電子供給層１３表面上にショットキ・ゲート電極１７
が形成されている。ショットキ・ゲート電極１７は、た
とえばＡ１で形成される。また、メサ型構造の側面に露
出した２次元電子カス１４に接するように、ｎ型ソース
領域１８、ｎ”型ドレイン領域１９か形成される。これ
らのソース／′ドレインＭ域は、たとえばｎ＝型ＧａＡ
Ｓ、　ｎ″型１ｎＧａＡｓ、またはｎ＋型ＧａＡＳから
ｎ′型２ｎＧａＡｓへの組成勾配層で形成される。これ
らのソース領域、ドレイン領域はエピタキシャル成長で
形成するので、たとえば１×１０１９（１−３程度の高
濃度の不純物をドープすることができる。

ソース領域１８、ドレイン領域１９の上に＾ｕＧｅ／Ａ
ｕやＡｕＧｅ／　Ｎ　ｉ　／　Ａｕ等のソース電［ｉ２
１、ドレインＳ極２２が形成される。ソース領域１８、
ドレイン領域１９の表面がＩｎＧａＡＳで形成されてい
る時は、八１、Ｗ　Ｓ　ｉ等の金属を表面に形成するた
けて、合金処理を要することなくオーミンク接触が形成
できる０合金処理を行う必要がないので、半導体の結晶
性が良好に保てる。また合金処理のための加熱工程か必
要ない。

第４図（Ａ）〜（Ｇ）は、本発明の実施例により、第３
図に示すようなＨＥ　Ｍ　Ｔを製造する方法を示す。

第４図（Ａ）に示すように、先ず高抵抗率のｉ型ＧａＡ
Ｓの半導体基板１１の上に、やはり高抵抗率のｊ型Ｇａ
ＡＳの電子走行層１２をたとえば１ブさ１００００人成
長させ、この上にｎ型ＡｌＧａＡｓからなる電子供給層
１３を、たとえば厚さ３００人成長し、さらにその表面
上に低抵抗率のｎ型ＧａＡｓ層１５を約１０００人Ｍ　
ＯＣＶ　ＤまたはＭＢＥによって成長する。このように
積層を形成した半導体基板表面上に、たとえば５ｉ０２
からなるダミーゲート２４を、たとえば厚さ１００００
人形成する。タミ−ゲートの形成は、たとえばＣＶＤに
よって厚さ１ｏＯＯｏ人のＳｉ０２層を堆積し、その上
にホトしシスト膜をスピン塗布し、ゲートパターンを現
像して−ＲＩＥ　（リアクティブ・イオン・エツチング
）によってホトレジスト層をマスクとして、Ｓｉ０２層
をパターンニングすることによって行う。

次に、第４図（Ｂ）に示すように、ダミーゲート２４を
エツチングマスクとして下の半導体基板をエツチングす
る。先ず、ＣＣｌ２　Ｆ２をエッチャントとするＲＩＥ
により、ｎ”型ＧａＡｓ層１５を垂直にエツチングし、
次に、ＨＦ−８２０２混合水溶液によりｎ型ＡｌＧａＡ
ｓの電子供給層１３およびｉ型ＧａＡｓの電子走行層１
２の一部（たとえは深さ約ヲＯＯ入）を等方的にウェッ
トエツチングする。

なお、ウェットエツチングの代すつにドライエンチシグ
を行うこともて′きる。これらのエンチングによって、
ダミーゲート２４の下にメサ状の半導体領域か残され、
メサの側面か露出される。この状態で、Ｍ　ＯＣＶ　Ｄ
により、たとえば厚さ約２０００人、不純物濃度４×１
０１８（ｌ−３のｎ”型ＧａＡｓ（ないし厚さ約ヲ○○
久、不純物４度１＼ＩＣ１８ＣＩＩＩ−３のｎ−型１ｎ
ＧａＡｓｉたはｎ−型ＧａＡｓからｎ”型１ｎＧａＡｓ
への組成勾配層）のソース、′ドレイン領域１８．１つ
を選択的に成長させる。５ｉ０２のダミーゲート２４の
表面には成長が生じない。

このようにして、電子走行層１２の表面部に形成される
２次元電子カスか、直接低抵抗ソース領域１８、低抵抗
ドレイン領域１９に接続される。

次に、第４図（Ｃ）に示すようにＨＦ水溶液により、Ｓ
ｉＯ２のダミーゲート２４を等方的にエツチングする６
等方的エツチングによって、ダミーゲート２４はその高
さを減じると共に、側面を後退させる。このようにして
、ｎ″型ＧａＡｓ層１５表面の両端部が露出される。な
お、エツチングによってダミーゲート２４の側面を後退
させる量は、容易にホトリングラフィの精度よりも高精
度に精密に制御できる。

第４図（Ｄ）に示すように、側面を＠退させたダミーゲ
ート２４ａを持つ半導体基板表面上にホトレジストを塗
布し、たとえば厚さ１２０００人のしシスト層２６を形
成する。続いて、ＲＩＥによりレジス）〜層２６をエッ
チバックし、Ｓ＋０２のダミーゲート２４ａの上面を露
出させる。

ダミーゲー）−２４ａか露出したら、第４図（Ｅ）に示
すようにＨＦ水溶液によりＳｉＯ２をエツチングする。

すなわち、ダミーゲート２４ａがエンチングされる。続
いて、露出しなｎ十型ＧａＡｓ層１ヲをリセスエッチン
グし、電子供給層１３の表面を露出する。ここで、電子
供給層１３を適当な厚さまて工・ンチングすることもて
゛きる。ＧａＡＳ層１５全１５残すこともできる。

次に第４図（Ｆ）に示すように、露出した電子供給層１
３の表面上に八１で形成されたゲート電極１１、７を蒸
着する。なお、レジスト層２６の表面上にも４１層１７
ａが堆積する。

次に、第４図（Ｇ）に示すように、不要な４１層１、７
　ａをその下のレジスト層２６と共にリフトオフして除
去する。

このようにして、所望の寸法を有するゲート電極１７か
ソース領域１８−ドレイン領域１９と自己整合しつつ、
かつ間隔をおいて形成される。ゲート電ｆｌ！１７は、
ソース領域１８、Ｉ−′ジイン領域１９の選択成長後に
形成されるのて゛、その材料としてＡ１等任意の導電体
を選択することができる。

その後、ソース領域１８、ドレイン領域１９上に八ｕＧ
ｅ／Ａｕ、へｔＪＧｅ／Ｎｉ／’＾Ｕ等のソースｔ％、
ドレイン電極を形成し、合金処理すれば、第３図に示す
半導体の構造か形成される。ソース／ドレイン領域の表
面か］ｎＧａＡｓの場合はソース／′ドレイン電極とし
てＡＩを用い、合金処理は省略する。

なお、ダミーゲートとして５ｉ０２を用いたが、ソース
／′ドレイン作成工程て制限とならない材ｔ１てあれば
、他の材料を用いることもできる。たとえば８１ＯＮや
Ｓｉ３　Ｎ４　、複合絶縁膜等を用いることもできる。

また−積層の最上層として、ｎ型Ｇａ４３層１５を有す
る構造を説明したが、この低抵抗率層は必すしも必要な
乙のではない、また、ＨＥＭＴの場合を説明したが、そ
のｆｉ！２ＦＥＴ型半導体装置であれば、同等の工程に
よって、ダミーゲートを作成し、ソース７／ドνインの
少なくとも一部を作成し、ダミーゲートの寸法を小さく
した後に、ダミーゲートをマスつて゛埋め込み、ダミー
ゲートを削除して半導体表面を露出し、その上にゲート
電極を作成する工程を用いることができる。

また、第４図（Ｂ）の工程において、エンチングを行っ
た後、選択成長を行っているが、チャネルか半導体基板
表面近傍に形成される通常ＦＥＴ等の場合には、エツチ
ングを行わす、表面上に直接ソース電極、ドレイン電極
を形成することもできる。

また、−旦エッチングを行って、その上にソース電極、
ドレイン電極を形成することもできる。

第５図（Ａ）〜（Ｃ）は、本発明の他の実施例による半
導体装置の製造方法を示す。

第４図の実施例においては、ゲート電極作成時のマスク
としてレジストマスクを用いたが、本実施例においては
、５ｉ０２　＋　Ｓｉ３　Ｎ４−　ＳｉＯ’：＜−Ｓ○
Ｇ　（ｓｐｉｎ−ｏｎ　ｇｌａｓｓ　）等の絶縁物でダ
ミーゲートと異なるエツチング特性のものをマスクとし
て用い、そのマスクをその後そのまま絶縁層として利用
するものである。

第５図（Ａ）は、ダミーゲートを絶縁物マスク２８で覆
った後、ダミーゲート表面を露出し、ダミーケートをエ
ンチンク除去し、露出した半導体表面の低抵抗率層Ｉ５
をリセスエッチジグした状態を示す。絶縁物マスク２８
はスピンオングラス等のように塗布することによって平
坦な表面が得られるものが好ましい。

次に、第５図（Ｂ）に示すように、露出した電子供給Ｎ
　１３表面および絶縁物マスク２８表面上に連続したゲ
ート電極層１７ａを作成する。

その後、第５図（Ｃ）に示すように一絶縁物マスク２８
上のゲート電極層１７ａをパターニングＬ、ゲート電極
１７ｂを作成する。チー＋−電＆かＴ字型断面を有する
ようになる。

以上の実施例による場合、ゲート電極は絶縁物マスク２
８上にも延在するので、ゲートｔ　％の抵抗を低減する
ことができる。このため、チャンネル上では幅の狭いゲ
ート電極であっても、抵抗が低く、信頼性の高いゲート
ｔｆｌ！が得られる。

なお、ＧａＡＳでチャンネルか形成される場合を説明し
たが、ＳｌやＪｎＰ基板上の］ｎＧａＡＳでチャンネル
を形成してもよい。他の材料もチャンネルの材料に合わ
せて適宜変更する。

以上説明した実ｍ例においては、ダミーゲートのエツチ
ング量によってゲート電極とソース／ドレインとの間の
距離が正確に制御できる。また、チャンネルとソース／
ドレインとの間の領域上にはｎ”型ＧａＡｓ層か存在し
、チャンネル形成を確実に行って、抵抗増大防止してい
る。また、チャンネルか゛ノース／ドレインとバリアを
介することなく電気的に９．枕され、実動抵抗を低減し
ている。

また、リセスエッチジグの量を調整することにより閾値
電圧を高精度に制御できる。

以上、実施例に沿って本発明を説明したか、本発明はこ
れらに制限されるものではない、たとえば、種々の変更
、改良、組み合わせ等が可能なことは当業者には自明で
あろう。

７発明の効果し 以上説明したように、本発明によれば一ソーストしイン
と電気的分離が確実で、ソース２・′ヒレ４２作成プロ
セスに制限を与えることの少ないゲート電極を持つ半導
体装置の製造方法が堤供される。

ゲート電極端部とソース／ドレインとの間の距離をホト
リソグラフィの精度以上に向上することもできる。

゛ノース／ビレ４フ作成後、チー１−電極形成前にリセ
スエ・ソチンクを行うことがてきるのて、閾値電圧を高
精度に制御できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｆ）は、本発明の原理説明図、第２図
（Ａ）、（Ｂ）は、従来の技術を示す断面図、 第３図は、本発明の実施例によって製造しようとするＨ
ＥＭＴを示す断面図、 第４図（Ａ）〜（Ｇ）は１本発明の実施例によって第３
図の構造のＨＥ　Ｍ　Ｔを製造するための方法を説明す
る断面図、 第５図（Ａ）〜（Ｃ）は、本発明の他の実施例によるＨ
　Ｅ　Ｍ　Ｔの製造方法を示す断面図である。 １ ２ ３ ４ １ヲ ７ ８ 半導体基板 ダミーゲート ソース ドレイン マスク 開口 ゲート電極 ｉ型ＧａＡｓ基板 ｉ型ＧａＡｓの電子走行層 ｎ型＾ｌＧａＡｓの電子供給層 ２次元電子カス ｎ型ＧａＡｓ層 ショットキ・ゲート電極 ソース領域 ９ １ ２ ４ ６ ８ ドレイン形成 ソース電極 ドしイン電極 ダミー・ゲート レジストマスク 絶縁物マスク （Ａ、）ダミー・ゲート形成 （Ｂ）ソースとドレイン形成 （Ｃ）ダミー・ゲートの部分エツチング（Ｄ＞ダミー・
ゲート側面をマスクで覆う本発明の原理説明図 第１図（その１） （Ｅ）ダミー・ゲート除去 （Ｆ）ゲート形成 本発明の原理説明図 第１図（その２） ５９ （Ａ）イオン注入による短チヤネル化 ２ （Ｂ）！！択成長構造（予想） 従来の技術 第２図 １ ２ ３ ４ 本発明の実施例によって製造しようとするＨＥＭＴ第３
図 ４ （Ａ）積層上にダミーゲート形成 実施例による第３図のＨＥＭＴの製造方法第４図（その
１） （Ｂ）エツチングと選択成長 （Ｃ）ダミー・ゲートの横方向エツチング実施例による
第３図のＨＥＭＴの製造方法第４図（その２） （Ａ＞ダミー ゲート除去、リセスエッチング １つ （Ｂ）電極層形成 （Ｃ）パターニング 他の実施例 第５図 − へ−

Claims (1)

1. 【特許請求の範囲】 〔１〕半導体基板（１）のチャネル領域を形成すべき領
   域の上にダミーゲート（２）を形成する工程と、 前記ダミーゲート（２）を用いてチャネル領域を形成す
   べき領域を挾んで自己整合的にソース（３）、ドレイン
   （４）の少なくとも一部を形成する工程と、 前記ダミーゲート（２）をエッチングして、その側面を
   後退させる工程と、 前記エッチング工程で寸法の小さくなったダミーゲート
   （２ａ）の側面をマスク（５）で覆う工程と、 前記ダミーゲート（２ａ）を除去して前記マスク（５）
   の開化（６）内に半導体基板（１）を露出する工程と、 前記マスク（５）の開口（６）内にゲート電極（７）を
   形成する工程と を含む半導体装置の製造方法。 〔２〕前記ソース、ドレイン形成工程が、半導体基板（
   １）の表面をエッチングし、エッチングした表面上にエ
   ピタキシャル成長を行うことを含む請求項１記載の半導
   体装置の製造方法。 〔３〕前記マスク（５）がホトレジスト膜で形成され、 前記ゲート電極形成工程の後にさらに前記マスク（５）
   をその上の堆積物ごとリフトオフするリフトオフ工程を
   含む請求項１ないし２記載の半導体装置の製造方法。 〔４〕前記マスク（５）が絶縁膜で形成され、前記ゲー
   ト電極形成工程の後にさらに前記マスク（５）上の堆積
   物をパターニングするパターニング工程を含む請求項１
   ないし２記載の半導体装置の製造方法。