JP2599381B2 - Ｆｅｔデバイスの製造方法 - Google Patents
Ｆｅｔデバイスの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明はガリウム・ヒ素（GaAs）集積回路製造技術
に関するものであり、特に、GaAs基板上に、自己整合し
たソース／ドレインを有するサブミクロンのチャネル長
の絶縁GaAsゲート電界効果トランジスタ（FET）を形成
する方法に関するものである。
に関するものであり、特に、GaAs基板上に、自己整合し
たソース／ドレインを有するサブミクロンのチャネル長
の絶縁GaAsゲート電界効果トランジスタ（FET）を形成
する方法に関するものである。
B.従来技術 電子の移動速度は、シリコン中よりGaAs中のほうがか
なり速いため、GaAsを基板材料として使用すると、同じ
電力消費量のシリコンに比較して、集積回路の性能が向
上する。このため、GaAs材料を使用して、多くの種類の
トランジスタが製造されている。最も一般的で、工業的
に成功した種類のものは、金属半導体電界効果トランジ
スタ（MESFET）である。このデバイスには、ディプリー
ション・モードのMESFET（Ｄ−MESFET）と、エンハイス
メント・モードのMESFET（Ｅ−MESFET）の２種類があ
る。基本的なMESFETは、ソース領域およびドレイン領域
と、それらの間に設けた金属ショットキ・ゲートからな
る。このトランジスタは一般に２種類のイオン注入工程
で形成される。すなわち、ゲート領域の下に、比較的低
濃度の注入を行ってチャネルを形成し、ゲートの近くに
比較的高濃度の注入を行って、ソースおよびドレイン領
域を形成する。Ｄ−MESFETでは、ゲートに電圧を印加し
ない場合は、電圧をソースおよびドレインに印加する
と、トランジスタのソースとドレインの間に電流が流れ
る。ゲート電圧（ソースに対して負の電圧）を印加する
と、チャネルが狭くなり、電流を減少させる。十分に負
のゲート電圧を印加すると、電流は流れなくなる。Ｅ−
MESFETでは、ゲート電圧を印加しないと、チャネルが閉
止するようにゲート下の領域をドーピングする。ソース
に対して、わずかに正のゲート電圧を印加すると、電流
の流れが開始される。
なり速いため、GaAsを基板材料として使用すると、同じ
電力消費量のシリコンに比較して、集積回路の性能が向
上する。このため、GaAs材料を使用して、多くの種類の
トランジスタが製造されている。最も一般的で、工業的
に成功した種類のものは、金属半導体電界効果トランジ
スタ（MESFET）である。このデバイスには、ディプリー
ション・モードのMESFET（Ｄ−MESFET）と、エンハイス
メント・モードのMESFET（Ｅ−MESFET）の２種類があ
る。基本的なMESFETは、ソース領域およびドレイン領域
と、それらの間に設けた金属ショットキ・ゲートからな
る。このトランジスタは一般に２種類のイオン注入工程
で形成される。すなわち、ゲート領域の下に、比較的低
濃度の注入を行ってチャネルを形成し、ゲートの近くに
比較的高濃度の注入を行って、ソースおよびドレイン領
域を形成する。Ｄ−MESFETでは、ゲートに電圧を印加し
ない場合は、電圧をソースおよびドレインに印加する
と、トランジスタのソースとドレインの間に電流が流れ
る。ゲート電圧（ソースに対して負の電圧）を印加する
と、チャネルが狭くなり、電流を減少させる。十分に負
のゲート電圧を印加すると、電流は流れなくなる。Ｅ−
MESFETでは、ゲート電圧を印加しないと、チャネルが閉
止するようにゲート下の領域をドーピングする。ソース
に対して、わずかに正のゲート電圧を印加すると、電流
の流れが開始される。
工業化の可能性を示す他のGaAsデバイスに、高電子移
動度トランジスタ（HEMT）がある。この構造は、選択ド
ーピングした異種接合トランジスタ（SDHT）、変調ドー
ピングしたFET（MODFET）、または二次元電子ガスFET
（TEGFET）などとも呼ばれる。これらは一般に、ガリウ
ム・アルミニウム・ヒ素（AlGaAs）の層を付着させた超
格子異種接合（heterojunction）である。このようなデ
バイスの１つは、三浦らによる“選択性ドーピングを行
ったGaAs/n−GaAlxAs1-x異種結合を有する新しい電界効
果トランジスタ（A New Field Effect Transistor With
Selectively Doped GaAs/n−GaAlxAs1-x Heterojuncti
ons）”、日本応用物理学会誌（Japanese Journal of A
pplied Physics）、Vol.19、No.5、p.L225〜227（1980
年５月）に開示されている。この記事に開示されたデバ
イスは、シリコンをドーピングしたGaAlAs層を挟む１対
のドーピングしないGaAs層で構成されている。ショット
キ・ゲートは、上部のドーピングしないGaAs層の表面上
に、アルミニウムを付着させて作成する。HEMTの電子移
動度、電荷の担体がチャネル中のドーパントのイオンに
より拡散されないため、MESFETに比較して速くなる。ゲ
ート電圧を限界値よりわずか上に上昇させることによ
り、HEMTは急速にその最大トランスコンダクタンスに近
づき、ターン・オン時間が極めて速くなる。しかし、HE
MTの限界電圧は、電源電圧の低い論理回路に必要なほ
ど、制御可能でも、低くもない。限界値の変動は、能動
層のドーピングおよび厚みへの感度によるものである。
また、上部へのショットキ接触を有するHEMTの特定の層
構造の結果、限界電圧は所要の０に近い値から著しくか
け離れたものになる。
動度トランジスタ（HEMT）がある。この構造は、選択ド
ーピングした異種接合トランジスタ（SDHT）、変調ドー
ピングしたFET（MODFET）、または二次元電子ガスFET
（TEGFET）などとも呼ばれる。これらは一般に、ガリウ
ム・アルミニウム・ヒ素（AlGaAs）の層を付着させた超
格子異種接合（heterojunction）である。このようなデ
バイスの１つは、三浦らによる“選択性ドーピングを行
ったGaAs/n−GaAlxAs1-x異種結合を有する新しい電界効
果トランジスタ（A New Field Effect Transistor With
Selectively Doped GaAs/n−GaAlxAs1-x Heterojuncti
ons）”、日本応用物理学会誌（Japanese Journal of A
pplied Physics）、Vol.19、No.5、p.L225〜227（1980
年５月）に開示されている。この記事に開示されたデバ
イスは、シリコンをドーピングしたGaAlAs層を挟む１対
のドーピングしないGaAs層で構成されている。ショット
キ・ゲートは、上部のドーピングしないGaAs層の表面上
に、アルミニウムを付着させて作成する。HEMTの電子移
動度、電荷の担体がチャネル中のドーパントのイオンに
より拡散されないため、MESFETに比較して速くなる。ゲ
ート電圧を限界値よりわずか上に上昇させることによ
り、HEMTは急速にその最大トランスコンダクタンスに近
づき、ターン・オン時間が極めて速くなる。しかし、HE
MTの限界電圧は、電源電圧の低い論理回路に必要なほ
ど、制御可能でも、低くもない。限界値の変動は、能動
層のドーピングおよび厚みへの感度によるものである。
また、上部へのショットキ接触を有するHEMTの特定の層
構造の結果、限界電圧は所要の０に近い値から著しくか
け離れたものになる。
HEMTのこのような欠点を解決するため、新しい半導体
・絶縁体・半導体トランジスタが、本出願人に係るJ.Ro
senbergの米国特許出願第454741号明細書“オーミック
半導体ゲートを有する制御可能な低限界電圧の二重異種
接合FET（A Double Heterojunction FET with Ohmic Se
miconductor Gate and Controllable Low Threshold Vo
ltage）”に開示されている。この構造は、ドーピング
しないGaAs層の上に形成した、ドーピングしないAlGaAs
をゲート絶縁体とする、高度にドーピングしたｎ型GaAs
ゲートからなる。ドーピングしたGaAsゲートと、ドーピ
ングしないGaAsとの仕事関係の差が実質的に０であるた
め、当然このデバイス構造の限界電圧は０に近くなる。
この構造は、低電圧論理適用技術に適している。この構
造のもう１つの利点は、少なくとも第１のオーダーまで
は、限界電圧がAlGaAs層の厚みおよびアルミニウムのモ
ル分率に無関係であることである。このドーピングしな
い異種接合構造は本質的に高温のアリーリングに強く、
イオン化した不純物による異種結合の電界により増強さ
れた質の低下を受けることがない。
・絶縁体・半導体トランジスタが、本出願人に係るJ.Ro
senbergの米国特許出願第454741号明細書“オーミック
半導体ゲートを有する制御可能な低限界電圧の二重異種
接合FET（A Double Heterojunction FET with Ohmic Se
miconductor Gate and Controllable Low Threshold Vo
ltage）”に開示されている。この構造は、ドーピング
しないGaAs層の上に形成した、ドーピングしないAlGaAs
をゲート絶縁体とする、高度にドーピングしたｎ型GaAs
ゲートからなる。ドーピングしたGaAsゲートと、ドーピ
ングしないGaAsとの仕事関係の差が実質的に０であるた
め、当然このデバイス構造の限界電圧は０に近くなる。
この構造は、低電圧論理適用技術に適している。この構
造のもう１つの利点は、少なくとも第１のオーダーまで
は、限界電圧がAlGaAs層の厚みおよびアルミニウムのモ
ル分率に無関係であることである。このドーピングしな
い異種接合構造は本質的に高温のアリーリングに強く、
イオン化した不純物による異種結合の電界により増強さ
れた質の低下を受けることがない。
GaAsゲート異種接合FETは、これらの利点を有する
が、従来技術による製法では、比較的ゲート長の大きい
構造となる。たとえば、P.M.Solomonら、“GaAsゲート
異種接合FET（A GaAs Gate Heterojunction FET）"IEEE
電子デバイス・レターズ（IEEE Electron Device Lette
rs）、Vol.EDL−５、No.9、p.379〜381、（1984年９
月）には、ゲート長が1.5μｍのＮ型GaAsゲートFETが開
示されている。松本らによる、“ｎ＋GaAs/ドーピング
しないGaAlAs/ドーピングしないGaAs電界効果トランジ
スタ（ｎ＋GaAs/Undoped GaAlAs/Undoped GaAs Field−
Effect Transistor）”、エレクトロニクス・レター
ズ、1984、20、p.462〜463には、長さ２μｍのGaAsゲー
トを形成する方法が開示されている。同じく松本らによ
る、“ＰチャネルGaAsSIS（半導体・絶縁体・半導体）F
ET（Ｐ−Channel GaAsSIS（Semiconductor−Insulator
−Semiconductor）FET）”、エレクトロニクス・レター
ズ（Electronics Letters）、1985、21、p.580〜581に
は、ゲート長が２μｍのＰチャネルGaAsゲートFETが開
示されている。上述のような大きいゲート構造の基本的
な原因は、これらの先行技術による方法では、ゲートを
形成するのに標準のフォトリソグラフィおよびエッチン
グ技術を用いるためである。したがって、これらの技術
は高集積度、高速GaAsメモリおよび論理回路に必要な、
サブミクロンのゲート構造の製作には適当ではない。こ
れらの従来技術の構造には、GaAsゲートへの金属接点
が、ゲート抵抗をかなり増大させるほど遠い傾向にある
という欠点を有するものもある。さらに他の欠点は、こ
れらの従来技術による方法では、ソース・ドレインがい
ずれもゲートから遠くて、ソース・ドレイン間の抵抗を
増大させたり、またはゲートに近すぎて、ゲートとソー
スドレイン間のオーバラップ・キャパシタンスを増大さ
せたりする構造が得られることである。性能の見地か
ら、ソース・ドレインは、ソース・ドレイン抵抗および
ゲートとソース・ドレイン間のオーバラップ・キャパシ
タンスを最小にするため、ゲートから最適距離に位置す
ることが絶対に必要である。デバイスの寸法がサブミク
ロン寸法に縮小するにつれて、この最適化はますます重
要となる。
が、従来技術による製法では、比較的ゲート長の大きい
構造となる。たとえば、P.M.Solomonら、“GaAsゲート
異種接合FET（A GaAs Gate Heterojunction FET）"IEEE
電子デバイス・レターズ（IEEE Electron Device Lette
rs）、Vol.EDL−５、No.9、p.379〜381、（1984年９
月）には、ゲート長が1.5μｍのＮ型GaAsゲートFETが開
示されている。松本らによる、“ｎ＋GaAs/ドーピング
しないGaAlAs/ドーピングしないGaAs電界効果トランジ
スタ（ｎ＋GaAs/Undoped GaAlAs/Undoped GaAs Field−
Effect Transistor）”、エレクトロニクス・レター
ズ、1984、20、p.462〜463には、長さ２μｍのGaAsゲー
トを形成する方法が開示されている。同じく松本らによ
る、“ＰチャネルGaAsSIS（半導体・絶縁体・半導体）F
ET（Ｐ−Channel GaAsSIS（Semiconductor−Insulator
−Semiconductor）FET）”、エレクトロニクス・レター
ズ（Electronics Letters）、1985、21、p.580〜581に
は、ゲート長が２μｍのＰチャネルGaAsゲートFETが開
示されている。上述のような大きいゲート構造の基本的
な原因は、これらの先行技術による方法では、ゲートを
形成するのに標準のフォトリソグラフィおよびエッチン
グ技術を用いるためである。したがって、これらの技術
は高集積度、高速GaAsメモリおよび論理回路に必要な、
サブミクロンのゲート構造の製作には適当ではない。こ
れらの従来技術の構造には、GaAsゲートへの金属接点
が、ゲート抵抗をかなり増大させるほど遠い傾向にある
という欠点を有するものもある。さらに他の欠点は、こ
れらの従来技術による方法では、ソース・ドレインがい
ずれもゲートから遠くて、ソース・ドレイン間の抵抗を
増大させたり、またはゲートに近すぎて、ゲートとソー
スドレイン間のオーバラップ・キャパシタンスを増大さ
せたりする構造が得られることである。性能の見地か
ら、ソース・ドレインは、ソース・ドレイン抵抗および
ゲートとソース・ドレイン間のオーバラップ・キャパシ
タンスを最小にするため、ゲートから最適距離に位置す
ることが絶対に必要である。デバイスの寸法がサブミク
ロン寸法に縮小するにつれて、この最適化はますます重
要となる。
サブミクロン長のGaAsゲートFETは、ゲートを画定す
るため、電子線リソグラフィを用いることにより実現す
ると考えられる。しかし、既存の電子線装置は、電子線
パターン発生装置、巧妙な電子線光学装置および制御の
ためのカスタム・ソフトウェアを必要とし、これらはす
べて、この技術をきわめてコストのかかるものにしてい
る。
るため、電子線リソグラフィを用いることにより実現す
ると考えられる。しかし、既存の電子線装置は、電子線
パターン発生装置、巧妙な電子線光学装置および制御の
ためのカスタム・ソフトウェアを必要とし、これらはす
べて、この技術をきわめてコストのかかるものにしてい
る。
C.発明が解決しようとする問題点 この発明の目的は、サブミクロン長のゲートおよび自
己整合したゲートの接点を有するGaAsゲート異種接合FE
Tを形成する方法を提供することにある。
己整合したゲートの接点を有するGaAsゲート異種接合FE
Tを形成する方法を提供することにある。
この発明の他の目的は、ソース・ドレイン間の抵抗お
よびゲートとソース・ドレイン間のキャパシタンスを最
小にすることにより、高速GaAsゲートFETを形成する方
法を提供することにある。
よびゲートとソース・ドレイン間のキャパシタンスを最
小にすることにより、高速GaAsゲートFETを形成する方
法を提供することにある。
D.問題点を解決するための手段 この発明により、高速、サブミクロン・ゲート長の自
己整合ゲートFETデバイスを形成する方法が与えられ
る。ドーピングしないGaAlAsおよび高度にドーピングし
た（たとえばＮ型の）GaAsを連続的に形成させた層を有
するドーピングしないGaAs基板を原料として、側壁像転
写法を用いてドーピングしたGaAsに接するサブミクロン
幅の金属を形成する。この方法は、ドーピングしたGaAs
上に、実質的に垂直および水平の表面を有する適当な材
料（たとえばフォトレジスト）のマンドレル（mandre
l）を形成し、このマンドレル上に、適当な金属の、共
形（conformal）の、サブミクロンの太さ（0.4〜0.5μ
ｍ）の、高度に導電性の層を付着させ、反応性イオン・
エッチング（RIE）により、マンドレルの垂直側に沿っ
て、サブミクロン幅の金属側壁を形成し、フォトマスキ
ングにより、金属の不要な部分を除去し、平坦化材料
（たとえばフォトレジスト）の厚い層を塗布し、RIEに
より得られた構造の上部を、金属側壁が実質的に垂直な
壁と、実質的に水平な表面を有する金属ストリップに変
形するまでエッチ・バックし、残りの平坦化材料と、マ
ンドレルの材料とを除去する。
己整合ゲートFETデバイスを形成する方法が与えられ
る。ドーピングしないGaAlAsおよび高度にドーピングし
た（たとえばＮ型の）GaAsを連続的に形成させた層を有
するドーピングしないGaAs基板を原料として、側壁像転
写法を用いてドーピングしたGaAsに接するサブミクロン
幅の金属を形成する。この方法は、ドーピングしたGaAs
上に、実質的に垂直および水平の表面を有する適当な材
料（たとえばフォトレジスト）のマンドレル（mandre
l）を形成し、このマンドレル上に、適当な金属の、共
形（conformal）の、サブミクロンの太さ（0.4〜0.5μ
ｍ）の、高度に導電性の層を付着させ、反応性イオン・
エッチング（RIE）により、マンドレルの垂直側に沿っ
て、サブミクロン幅の金属側壁を形成し、フォトマスキ
ングにより、金属の不要な部分を除去し、平坦化材料
（たとえばフォトレジスト）の厚い層を塗布し、RIEに
より得られた構造の上部を、金属側壁が実質的に垂直な
壁と、実質的に水平な表面を有する金属ストリップに変
形するまでエッチ・バックし、残りの平坦化材料と、マ
ンドレルの材料とを除去する。
サブミクロン幅の金属をマスクとして使用し、ドーピ
ングGaAsをパターン化して、サブミクロン長の実質的に
垂直な表面と、上面に完全に接触した金属の性質を有す
るFETのためのゲートを形成する。次に、サブミクロン
の厚み（0.1〜0.3μｍ）の絶縁体（たとえばSiOx）のな
じみ易い層を、低温で形成させる。次にRIEにより、ゲ
ート構造に接するサブミクロン幅の絶縁体スペーサを残
して、水平面から絶縁体を除去する。露出したAlGaAs層
にイオン注入することにより、ドーピングしないGaAs構
造中に、ゲート構造に対して自己整合した形で、ソース
およびドレインを形成する。ドーピングしたGaAsゲート
下のAlGaAs層は、ゲート絶縁体として作用する。イオン
注入工程の結果生じたGaAs基板の損傷は、アニーリング
により除去される。注入するイオンの種類、注入量、エ
ネルギおよびアニーリング条件は、ソース・ドレイン接
合が、ソース・ドレイン間の直列抵抗を最小にするため
十分に深く、しかし、ゲートからソース・ドレインへの
寄生キャパシタンスを最小にするため十分に浅くなるよ
う選定される。最後にパッシベーション層を形成し、そ
の中に接触用開口部を作成し、適当な金属を付着させ、
輪郭を描くことにより、ソース・ドレインおよびゲート
の導体接点を形成させる。
ングGaAsをパターン化して、サブミクロン長の実質的に
垂直な表面と、上面に完全に接触した金属の性質を有す
るFETのためのゲートを形成する。次に、サブミクロン
の厚み（0.1〜0.3μｍ）の絶縁体（たとえばSiOx）のな
じみ易い層を、低温で形成させる。次にRIEにより、ゲ
ート構造に接するサブミクロン幅の絶縁体スペーサを残
して、水平面から絶縁体を除去する。露出したAlGaAs層
にイオン注入することにより、ドーピングしないGaAs構
造中に、ゲート構造に対して自己整合した形で、ソース
およびドレインを形成する。ドーピングしたGaAsゲート
下のAlGaAs層は、ゲート絶縁体として作用する。イオン
注入工程の結果生じたGaAs基板の損傷は、アニーリング
により除去される。注入するイオンの種類、注入量、エ
ネルギおよびアニーリング条件は、ソース・ドレイン接
合が、ソース・ドレイン間の直列抵抗を最小にするため
十分に深く、しかし、ゲートからソース・ドレインへの
寄生キャパシタンスを最小にするため十分に浅くなるよ
う選定される。最後にパッシベーション層を形成し、そ
の中に接触用開口部を作成し、適当な金属を付着させ、
輪郭を描くことにより、ソース・ドレインおよびゲート
の導体接点を形成させる。
E.実施例 第12図に、ドーピングしないGaAs基板10上に形成し
た、高速スイッチング絶縁GaAsゲートＮチャネルFETを
示す。GaAsゲート40は、高度にＮ型にドーピングされ、
サブミクロン長（たとえば0.4〜0.5μｍ）である。ゲー
ト40を正確に覆う金属32は、ゲート電極40への低抵抗の
オーム接触を行う。ドーピングしないAlGaAs12は、ゲー
ト絶縁体を形成する。Ｎ型のソース52およびドレイン54
は、所定の正確なサブミクロン間隔（たとえば0.1〜0.3
μｍ）で、基板10中に、ゲート40の両縁部42および44か
らそれぞれこれらに自己整合して形成される。このサブ
ミクロンの間隔は、ゲート40に接する側壁絶縁体48によ
り得られる。58および60は、ソース52およびドレイン54
にそれぞれオーム接触する導電性の金属被膜を示す。第
12図の構造はまた、半絶縁性のGaAs基板10が、必要とす
るデバイス分離を行うことができない場合は、最適なデ
バイス分離を行う。
た、高速スイッチング絶縁GaAsゲートＮチャネルFETを
示す。GaAsゲート40は、高度にＮ型にドーピングされ、
サブミクロン長（たとえば0.4〜0.5μｍ）である。ゲー
ト40を正確に覆う金属32は、ゲート電極40への低抵抗の
オーム接触を行う。ドーピングしないAlGaAs12は、ゲー
ト絶縁体を形成する。Ｎ型のソース52およびドレイン54
は、所定の正確なサブミクロン間隔（たとえば0.1〜0.3
μｍ）で、基板10中に、ゲート40の両縁部42および44か
らそれぞれこれらに自己整合して形成される。このサブ
ミクロンの間隔は、ゲート40に接する側壁絶縁体48によ
り得られる。58および60は、ソース52およびドレイン54
にそれぞれオーム接触する導電性の金属被膜を示す。第
12図の構造はまた、半絶縁性のGaAs基板10が、必要とす
るデバイス分離を行うことができない場合は、最適なデ
バイス分離を行う。
第１図〜第12図は、この発明の方法による、サブミク
ロンのチャネル長を有する自己整合GaAsゲートFETデバ
イスを製作する工程を連続的に示す。第１図に示すよう
に、半絶縁性のGaAsウェーハ（図示されていない）上
に、厚い（通常約１μｍ）のドーピングしないGaAsのバ
ッファすなわち基板層10を形成する。次にこのGaAs基板
10の上に、比較的薄いドーピングしないAlGaAs層12を形
成する。このAlGaAs層には、FETデバイスのゲート絶縁
体の作用をする。AlGaAsゲート絶縁体の厚みも、アルミ
ニウムのモル分率も、限界電圧を決定しないため、それ
ほど重要ではない。通常、絶縁体層12の厚みは、約200
〜300Åの範囲である。アルミニウムのモル分率は、通
常、Al04Ga06Asで与えられる。AlGaAs層12の成長後、そ
の上に厚み0.2〜0.3μｍの高度にＮ型にドーピングした
GaAs層14を形成する。層14のドーピングに使用するＮ型
ドーパントは通常シリコンである。GaAs層14中のドーパ
ントの濃度は、デバイスが必要とする０に近い限界電圧
により支配される。Vthが約0.1の場合は、ドーパント濃
度は約１×1018分子/ccが好ましい。層10、12および14
は、分子線エピタキシ（MBE）または有機金属気相分解
結晶成長（MOCVD）等の従来法で形成することができ
る。
ロンのチャネル長を有する自己整合GaAsゲートFETデバ
イスを製作する工程を連続的に示す。第１図に示すよう
に、半絶縁性のGaAsウェーハ（図示されていない）上
に、厚い（通常約１μｍ）のドーピングしないGaAsのバ
ッファすなわち基板層10を形成する。次にこのGaAs基板
10の上に、比較的薄いドーピングしないAlGaAs層12を形
成する。このAlGaAs層には、FETデバイスのゲート絶縁
体の作用をする。AlGaAsゲート絶縁体の厚みも、アルミ
ニウムのモル分率も、限界電圧を決定しないため、それ
ほど重要ではない。通常、絶縁体層12の厚みは、約200
〜300Åの範囲である。アルミニウムのモル分率は、通
常、Al04Ga06Asで与えられる。AlGaAs層12の成長後、そ
の上に厚み0.2〜0.3μｍの高度にＮ型にドーピングした
GaAs層14を形成する。層14のドーピングに使用するＮ型
ドーパントは通常シリコンである。GaAs層14中のドーパ
ントの濃度は、デバイスが必要とする０に近い限界電圧
により支配される。Vthが約0.1の場合は、ドーパント濃
度は約１×1018分子/ccが好ましい。層10、12および14
は、分子線エピタキシ（MBE）または有機金属気相分解
結晶成長（MOCVD）等の従来法で形成することができ
る。
第１図の構造について引続いて通常約１μｍの厚み
の、フォトレジストのブランケット層18を、従来のスピ
ン・コーティングまたは吹付けにより形成させた後、焼
付けを行う。そのあと、SixNy（ｘとｙは任意の数、た
とえばｘ＝３、ｙ＝４）等の誘電材料の厚み約0.1〜0.1
5μｍの層20を、フォトレジスト層18の上に形成する。
このSixNy層はシランとアンモニアの混合気体を用いた
プラズマ・エンハンスCVDにより形成させるのが好まし
い。次に、標準のリソグラフイおよびエッチングにより
SixNy層およびフォトレジスト層をパターン化して、フ
ォトレジスト層18およびSixNy層20からなる実質的に垂
直な壁を有する島、すなわちマンドレル16とする。実質
的に垂直なマンドレルの壁22、24を得るために、SixNy
層およびフォトレジスト層はRIEでエッチングする。一
般にSixNyエッチングにはCF4を、フォトレジストのエッ
チングにO2を使用する。SixNy層20の基本的な目的は、
後述のように、後のエッチング工程の間、エッチストッ
プとして作用させることである。
の、フォトレジストのブランケット層18を、従来のスピ
ン・コーティングまたは吹付けにより形成させた後、焼
付けを行う。そのあと、SixNy（ｘとｙは任意の数、た
とえばｘ＝３、ｙ＝４）等の誘電材料の厚み約0.1〜0.1
5μｍの層20を、フォトレジスト層18の上に形成する。
このSixNy層はシランとアンモニアの混合気体を用いた
プラズマ・エンハンスCVDにより形成させるのが好まし
い。次に、標準のリソグラフイおよびエッチングにより
SixNy層およびフォトレジスト層をパターン化して、フ
ォトレジスト層18およびSixNy層20からなる実質的に垂
直な壁を有する島、すなわちマンドレル16とする。実質
的に垂直なマンドレルの壁22、24を得るために、SixNy
層およびフォトレジスト層はRIEでエッチングする。一
般にSixNyエッチングにはCF4を、フォトレジストのエッ
チングにO2を使用する。SixNy層20の基本的な目的は、
後述のように、後のエッチング工程の間、エッチストッ
プとして作用させることである。
次の工程は、マンドレル16の側壁22、24上に、制御さ
れたサブミクロンの厚みの金属層を形成させることであ
る。これは、第２図に示すように、スパッタリング、電
子線蒸着またはイオンビーム付着により、共形の金属層
26を形成させることが好ましい。層26の形状にどの方法
を選択するかには関係なく、金属層の付着は約300℃未
満の低温で行う。この金属は、接着等の見地から、Ｎ＋
のGaAsゲートの材料と適合するものでなければならな
い。一般に、後に比較的高温のアニーリングのヒート・
サイクルを行うため、高温に耐える金属が適している。
モリブデンおよびモリブデン・ゲルマニウム合金が適し
た金属である。金属層26の厚みが最終的にFETのチャネ
ル長を決定するため、サブミクロンのチャネル長を得る
には、層26の厚みもサブミクロンに選定しなければなら
ない。層26の厚みは一般的に約0.3〜0.5μｍの範囲とす
る。
れたサブミクロンの厚みの金属層を形成させることであ
る。これは、第２図に示すように、スパッタリング、電
子線蒸着またはイオンビーム付着により、共形の金属層
26を形成させることが好ましい。層26の形状にどの方法
を選択するかには関係なく、金属層の付着は約300℃未
満の低温で行う。この金属は、接着等の見地から、Ｎ＋
のGaAsゲートの材料と適合するものでなければならな
い。一般に、後に比較的高温のアニーリングのヒート・
サイクルを行うため、高温に耐える金属が適している。
モリブデンおよびモリブデン・ゲルマニウム合金が適し
た金属である。金属層26の厚みが最終的にFETのチャネ
ル長を決定するため、サブミクロンのチャネル長を得る
には、層26の厚みもサブミクロンに選定しなければなら
ない。層26の厚みは一般的に約0.3〜0.5μｍの範囲とす
る。
次に、第３図に示すように、層26を異方性エッチング
して、すべての実質的に水平な表面から層を実質的に除
去し、フォトレジスト・マンドレル16の実質的に垂直な
表面22、24に側壁層28を残す。金属26がモリブデンの場
合は、CF4プラズマ中でのRIEを使用することができる。
その後、標準のフォトリソグラフィのマスキング、およ
びエッチングにより、金属側壁28の不要部分を除去し、
初期のGaAsゲート幅に対応する区域のみに金属側壁を残
す。得られた構造は第４図に示すようなものである。
して、すべての実質的に水平な表面から層を実質的に除
去し、フォトレジスト・マンドレル16の実質的に垂直な
表面22、24に側壁層28を残す。金属26がモリブデンの場
合は、CF4プラズマ中でのRIEを使用することができる。
その後、標準のフォトリソグラフィのマスキング、およ
びエッチングにより、金属側壁28の不要部分を除去し、
初期のGaAsゲート幅に対応する区域のみに金属側壁を残
す。得られた構造は第４図に示すようなものである。
次に、第５図に示す構造にあるため、粘性の有機材料
の比較的厚い層（通常1.5〜2.0μｍ）30を塗布して、構
造を平坦化する。この平坦化に適する材料には、ポリア
ミドまたはフォトレジストがある。フォトレジストまた
はポリアミドを平坦化に使用する場合は、スピン・コー
ティングで塗布した後硬化させる。次に平坦化した構造
を、通常O2プラズマ中でRIEを行い、第６図に示すよう
に、層30をSixNy誘電体層20の表面までエッチングす
る。この場合、上述のように、SixNy層20がエッチスト
ップとして作用するその後第７図に示すように、エッチ
ャント・ガスをCF4に切換えてエッチングを続け、SixNy
層20を除去し、さらに金属側壁18の上面を、金属18が実
質的に垂直な縁部を有する十分に薄いストリップ32とな
るまでエッチ・バックする。残った金属32の厚みは、最
終的にGaAsゲート上に、低抵抗のパスを形成するよう、
十分大きいものとする。金属ストリップ32の厚みは、一
般に約0.2〜0.3μｍの範囲とする。CF4によるエッチ・
バックは、時間を制御したRIEにより行う。この金属の
エッチ・バック工程中、層18および30の上面も、実質的
に同じ速度で除去される。その後、フォトレジスト18お
よび30の残りの部分を、従来のアッシングにより除去
し、実質的に垂直な壁34および36、ならびに実質的に水
平な上面38を有する自立の、輪郭が明確な金属ストリッ
プ32を残す。
の比較的厚い層（通常1.5〜2.0μｍ）30を塗布して、構
造を平坦化する。この平坦化に適する材料には、ポリア
ミドまたはフォトレジストがある。フォトレジストまた
はポリアミドを平坦化に使用する場合は、スピン・コー
ティングで塗布した後硬化させる。次に平坦化した構造
を、通常O2プラズマ中でRIEを行い、第６図に示すよう
に、層30をSixNy誘電体層20の表面までエッチングす
る。この場合、上述のように、SixNy層20がエッチスト
ップとして作用するその後第７図に示すように、エッチ
ャント・ガスをCF4に切換えてエッチングを続け、SixNy
層20を除去し、さらに金属側壁18の上面を、金属18が実
質的に垂直な縁部を有する十分に薄いストリップ32とな
るまでエッチ・バックする。残った金属32の厚みは、最
終的にGaAsゲート上に、低抵抗のパスを形成するよう、
十分大きいものとする。金属ストリップ32の厚みは、一
般に約0.2〜0.3μｍの範囲とする。CF4によるエッチ・
バックは、時間を制御したRIEにより行う。この金属の
エッチ・バック工程中、層18および30の上面も、実質的
に同じ速度で除去される。その後、フォトレジスト18お
よび30の残りの部分を、従来のアッシングにより除去
し、実質的に垂直な壁34および36、ならびに実質的に水
平な上面38を有する自立の、輪郭が明確な金属ストリッ
プ32を残す。
次に、この金属ストリップ32をマスクとして用いて、
下のＮ＋型GaAs層14を、第８図にＷで示すサブミクロン
幅のGaAsゲート40に画定する。このゲート画定は、たと
えばCCl2F2とヘリウムの混合ガスを用いたRIEにより行
われる。金属マスクは実質的に垂直な壁34および36を有
するため、金属32の壁の輪郭を層14に転写して画定した
GaAsゲート40も、第８図に示すように、実質的に垂直な
壁42および44を有する。このように、上面に同一軸の金
属ストリップを有するサブミクロン幅のGaAsゲートから
なる構造が、AlGaAs層12の上に、正確に制御された方法
で形成される。
下のＮ＋型GaAs層14を、第８図にＷで示すサブミクロン
幅のGaAsゲート40に画定する。このゲート画定は、たと
えばCCl2F2とヘリウムの混合ガスを用いたRIEにより行
われる。金属マスクは実質的に垂直な壁34および36を有
するため、金属32の壁の輪郭を層14に転写して画定した
GaAsゲート40も、第８図に示すように、実質的に垂直な
壁42および44を有する。このように、上面に同一軸の金
属ストリップを有するサブミクロン幅のGaAsゲートから
なる構造が、AlGaAs層12の上に、正確に制御された方法
で形成される。
次に、第９図および第10図に示すように、複合ゲート
構造32−40に接する絶縁体スペーサを形成する。このた
め、二酸化シリコンまたはGaAsゲートからなる構造が、
AlGaAs層12の上に、正確に制御された方法で形成され
る。
構造32−40に接する絶縁体スペーサを形成する。このた
め、二酸化シリコンまたはGaAsゲートからなる構造が、
AlGaAs層12の上に、正確に制御された方法で形成され
る。
次に、第９図および第10図に示すように、複合ゲート
構造32−40に接する絶縁体スペーサを形成する。このた
め、二酸化シリコンまたはSiOx等の共形絶縁体層46を、
ゲート構造32−40および露出した絶縁体層12を覆うよう
に形成させる。この層46は、通常300〜400℃の低温でCV
Dにより形成させる。酸化物46の厚みは、ゲートに対す
るソース・ドレイン領域の、所要の水平方向の空間によ
って決められる。通常は、層46の厚みは、0.1〜0.3μｍ
の範囲である。層46をRIEにより水平面から除去し、第1
0図に示すように、複合ゲート構造32−40の実質的に垂
直な表面上に、側壁層48を残す。絶縁体46にSiOxを使用
する場合は、CF4がRIEガスとして適している。
構造32−40に接する絶縁体スペーサを形成する。このた
め、二酸化シリコンまたはSiOx等の共形絶縁体層46を、
ゲート構造32−40および露出した絶縁体層12を覆うよう
に形成させる。この層46は、通常300〜400℃の低温でCV
Dにより形成させる。酸化物46の厚みは、ゲートに対す
るソース・ドレイン領域の、所要の水平方向の空間によ
って決められる。通常は、層46の厚みは、0.1〜0.3μｍ
の範囲である。層46をRIEにより水平面から除去し、第1
0図に示すように、複合ゲート構造32−40の実質的に垂
直な表面上に、側壁層48を残す。絶縁体46にSiOxを使用
する場合は、CF4がRIEガスとして適している。
次に、第11図に示すように、AlGaAs層12上にフォトレ
ジストのマスク50を形成して、ゲート領域、およびトラ
ンジスタのソースおよびドレイン領域に相当する領域以
外のすべての領域を被覆させる。次に、露出したAlGaAs
層12にＮ型のイオンを注入して、Ｎ＋型のソース52およ
びドレイン54を、ゲート構造32−40自己整合した形で、
ドーピングしないGaAs基板10中に形成させる。注入する
イオンの種類、注入量、およびエネルギは、ソース・ド
レイン領域の所要の接合深さによって決められる。この
組合せは、ソース・ドレインの接合深さが、ソース・ド
レイン間の直列抵抗を最小にするために十分深く、しか
し、ゲートからソース・ドレインに生じるキャパシタン
スを最小にするために十分浅くなるように選択する。ソ
ース52およびドレイン54のイオン注入のためのドーパン
トとしては、一般にシリコン（Si＋）を使用し、約（２
〜４）×1013イオン/cm2の注入量、80〜100KeVのエネル
ギで注入し、0.2〜0.25μｍの接合深さを得る。レジス
ト・マスク50、ゲート構造32−40、および付随する側壁
絶縁体スペーサ48により、Ｎ＋型のソース52およびドレ
イン54を、必要に応じて正確に形成するための選択性が
得られる。特に、ソース52およびドレイン54は、GaAsゲ
ート40の縁部から精密に0.1〜0.3μｍ離れた位置にあ
り、これは絶縁体側壁48の厚みに対応する距離である。
ジストのマスク50を形成して、ゲート領域、およびトラ
ンジスタのソースおよびドレイン領域に相当する領域以
外のすべての領域を被覆させる。次に、露出したAlGaAs
層12にＮ型のイオンを注入して、Ｎ＋型のソース52およ
びドレイン54を、ゲート構造32−40自己整合した形で、
ドーピングしないGaAs基板10中に形成させる。注入する
イオンの種類、注入量、およびエネルギは、ソース・ド
レイン領域の所要の接合深さによって決められる。この
組合せは、ソース・ドレインの接合深さが、ソース・ド
レイン間の直列抵抗を最小にするために十分深く、しか
し、ゲートからソース・ドレインに生じるキャパシタン
スを最小にするために十分浅くなるように選択する。ソ
ース52およびドレイン54のイオン注入のためのドーパン
トとしては、一般にシリコン（Si＋）を使用し、約（２
〜４）×1013イオン/cm2の注入量、80〜100KeVのエネル
ギで注入し、0.2〜0.25μｍの接合深さを得る。レジス
ト・マスク50、ゲート構造32−40、および付随する側壁
絶縁体スペーサ48により、Ｎ＋型のソース52およびドレ
イン54を、必要に応じて正確に形成するための選択性が
得られる。特に、ソース52およびドレイン54は、GaAsゲ
ート40の縁部から精密に0.1〜0.3μｍ離れた位置にあ
り、これは絶縁体側壁48の厚みに対応する距離である。
第11図に示す構造を得た後、フォトレジスト50を剥
し、構造をアニーリングして、ソース・ドレインのイオ
ン注入の間に生じたGaAs基板の損傷を除去する。アニー
リングの１つの方法は、キャップレス・アルシン・アニ
ーリングで、750℃〜850℃の範囲で約10分間行う。他の
アニーリングの方法は、赤外ランプまたはハロゲンラン
プを用いたフラッシュ・アニールで、約750〜800℃の温
度で約２〜30秒間行う。
し、構造をアニーリングして、ソース・ドレインのイオ
ン注入の間に生じたGaAs基板の損傷を除去する。アニー
リングの１つの方法は、キャップレス・アルシン・アニ
ーリングで、750℃〜850℃の範囲で約10分間行う。他の
アニーリングの方法は、赤外ランプまたはハロゲンラン
プを用いたフラッシュ・アニールで、約750〜800℃の温
度で約２〜30秒間行う。
電気的漏洩を防止するため、必要があればデバイス間
に分離帯55を設ける。これは、適当なマスクを使用し
て、ホウ素イオンを高注入量、高エネルギで注入して行
う。分離領域55は、深さが通常約0.5μｍである。
に分離帯55を設ける。これは、適当なマスクを使用し
て、ホウ素イオンを高注入量、高エネルギで注入して行
う。分離領域55は、深さが通常約0.5μｍである。
次に第12図に示すように、たとえば二酸化シリコンの
パッシベーション層56を形成した後、これにソース52、
ドレイン54およびゲート32−40に対応する接点開口部
（第12図では断面を示すため、ゲートの接点開口部は示
されていない）を形成する。次に、ソース・ドレインの
接点開口部により露出したAlGaAs層12を除去する。リフ
トオフ・ステンシルを使用して、厚み約0.1〜0.3μｍ
の、金・ゲルマニウム・ニッケル合金等の接点金属をす
べての接点開口部に形成させる。このようにして形成し
たソースおよびドレインの接点金属パターンを、それぞ
れ58および60で示す。接点メタラジは蒸着により形成す
るのが好ましい。良好なオーム接触を形成するために、
接点メタラジを約400〜450℃で50〜120秒間アニーリン
グする。接触抵抗を減少させるための代替の方法とし
て、レーザ・アニーリングを用いることもできる。
パッシベーション層56を形成した後、これにソース52、
ドレイン54およびゲート32−40に対応する接点開口部
（第12図では断面を示すため、ゲートの接点開口部は示
されていない）を形成する。次に、ソース・ドレインの
接点開口部により露出したAlGaAs層12を除去する。リフ
トオフ・ステンシルを使用して、厚み約0.1〜0.3μｍ
の、金・ゲルマニウム・ニッケル合金等の接点金属をす
べての接点開口部に形成させる。このようにして形成し
たソースおよびドレインの接点金属パターンを、それぞ
れ58および60で示す。接点メタラジは蒸着により形成す
るのが好ましい。良好なオーム接触を形成するために、
接点メタラジを約400〜450℃で50〜120秒間アニーリン
グする。接触抵抗を減少させるための代替の方法とし
て、レーザ・アニーリングを用いることもできる。
上記の説明により明らかなように、第１図ないし第12
図に示した工程により製作したGaAsゲート異種接合FET
は、複合ゲート32−40の２つの側面に極めて近接したソ
ース52およびドレイン554を有する。この自己整合FET構
造は、チャネル抵抗と、付随するゲート・チャネル間の
寄生キャパシタンス実質的に低下させた、サブミクロン
長のチャネルを有する特徴がある。このデバイス構造は
また、複合ゲート32−40がサブミクロン幅であり、ソー
ス52およびドレイン54が、リソグラフィが可能な最小寸
法に画定されているため、幾何学的寸法も最小である。
このように、この新規でこれまで明らかにされていなか
った方法により作成した自己整合GaAsゲートFETは、こ
れまでのチャネルが長く、デバイス寸法の大きいデバイ
ス構造における望ましくない性能制限がない。本明細書
に開示した方法によれば、約1.5〜2.0μｍ未満の寸法は
不可能であった従来のリソグラフィのみを使用して、サ
ブミクロンの自己整合GaAsゲートFETが製造できること
に注目することが重要である。この新しい方法は本質的
に簡単であり、高度の回路集積を支持することができ
る。高度の集積を支持する簡単な方法は、収率、信頼性
およびコストの改善に寄与するため、この点は特に重要
である。
図に示した工程により製作したGaAsゲート異種接合FET
は、複合ゲート32−40の２つの側面に極めて近接したソ
ース52およびドレイン554を有する。この自己整合FET構
造は、チャネル抵抗と、付随するゲート・チャネル間の
寄生キャパシタンス実質的に低下させた、サブミクロン
長のチャネルを有する特徴がある。このデバイス構造は
また、複合ゲート32−40がサブミクロン幅であり、ソー
ス52およびドレイン54が、リソグラフィが可能な最小寸
法に画定されているため、幾何学的寸法も最小である。
このように、この新規でこれまで明らかにされていなか
った方法により作成した自己整合GaAsゲートFETは、こ
れまでのチャネルが長く、デバイス寸法の大きいデバイ
ス構造における望ましくない性能制限がない。本明細書
に開示した方法によれば、約1.5〜2.0μｍ未満の寸法は
不可能であった従来のリソグラフィのみを使用して、サ
ブミクロンの自己整合GaAsゲートFETが製造できること
に注目することが重要である。この新しい方法は本質的
に簡単であり、高度の回路集積を支持することができ
る。高度の集積を支持する簡単な方法は、収率、信頼性
およびコストの改善に寄与するため、この点は特に重要
である。
F.発明の効果 以上のように、この発明によれば、ソース・ドレイン
間の抵抗およびゲートとソース・ドレイン間のキャパシ
タンスを最小にすることにより、高速GaAsゲートFETが
与えられる。
間の抵抗およびゲートとソース・ドレイン間のキャパシ
タンスを最小にすることにより、高速GaAsゲートFETが
与えられる。
第１図ないし第12図は、最終的に自己整合したサブミク
ロンGaAsゲートFET構造を形成するこの発明による方法
を、連続的に断面図で示した工程図である。 10……GaAs基板層、12……AlGaAs層、14……Ｎ−GaAs
層、16……マンドレル、18……フォトレジスト、20……
誘電体層、26……共形金属層、30……有機材料層、46…
…酸化物層。
ロンGaAsゲートFET構造を形成するこの発明による方法
を、連続的に断面図で示した工程図である。 10……GaAs基板層、12……AlGaAs層、14……Ｎ−GaAs
層、16……マンドレル、18……フォトレジスト、20……
誘電体層、26……共形金属層、30……有機材料層、46…
…酸化物層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ブツク・レンベツク アメリカ合衆国ニユーヨーク州スタツツ バーグ、ボツクス214、ルート１番地 (56)参考文献 特開 昭58−147169（ＪＰ，Ａ) 特開 昭59−22367（ＪＰ，Ａ) 特開 昭59−222966（ＪＰ，Ａ) 特開 昭57−177567（ＪＰ，Ａ) 特開 昭58−145162（ＪＰ，Ａ) 特開 昭59−99776（ＪＰ，Ａ) 特開 昭59−124172（ＪＰ，Ａ)
Claims (3)
- 【請求項１】サブミクロンのチャネル長を有する絶縁Ga
AsゲートFETを形成する方法において、 （ａ）上面にAlGaAsおよびドーピングしたGaAs層を有す
るGaAs基板を設け、 （ｂ）前記のドーピングしたGaAs層上に実質的に垂直な
壁を有する有機材料のストリップを形成し、 （ｃ）同じサブミクロンの厚みの導電材料層を形成し、 （ｄ）前記導電材料を異方性エッチングして、制御され
たサブミクロンの厚みの前記導電材料の層を、前記スト
リップの前記の壁上に形成し、 （ｅ）得られた構造上に有機材料の厚い層を塗布して平
坦化した構造を形成し、 （ｆ）前記の壁上の前記の厚い層、前記の有機材料のス
トリップ、および前記導電材料の上部を均一にエッチン
グし、 （ｇ）前記導体をマスクとして使用した異方性エッチン
グにより、前記のドーピングしたGaAs層から、サブミク
ロンの幅のGaAsゲートを形成し、前記導体を前記ゲート
への自己整合接点として使用し、 （ｈ）GaAsゲートおよびそれに付髄する接点構造に対す
るサブミクロン幅の絶縁体側壁を作成し、 （ｉ）イオン注入により、前記基板中にソースおよびド
レインを形成し、前記ソースおよびドレインを前記ゲー
トに自己整合させ、ゲート下のAlGaAsをゲート絶縁体と
して用いる工程を有するFETデバイスの製造方法。 - 【請求項２】前記の工程（ｆ）を、前記導体に実質的に
垂直な壁が形成するまで実行することを特徴とする、特
許請求の範囲第（１）項記載の方法。 - 【請求項３】前記の工程（ｈ）が、 工程（ｇ）の終了時に得られた構造上に、サブミクロン
の厚みの絶縁体層を付着させ、 前記のサブミクロンの厚みの絶縁体層を、前記ゲートお
よび前記接点の壁上に、制御されたサブミクロンの厚み
の絶縁体層を残して異方性エッチングすることを特徴と
する、 特許請求の範囲第（１）項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US848874 | 1986-04-07 | ||
| US06/848,874 US4689869A (en) | 1986-04-07 | 1986-04-07 | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239586A JPS62239586A (ja) | 1987-10-20 |
| JP2599381B2 true JP2599381B2 (ja) | 1997-04-09 |
Family
ID=25304516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035961A Expired - Lifetime JP2599381B2 (ja) | 1986-04-07 | 1987-02-20 | Ｆｅｔデバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4689869A (ja) |
| EP (1) | EP0240683B1 (ja) |
| JP (1) | JP2599381B2 (ja) |
| DE (1) | DE3783635T2 (ja) |
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| US4832789A (en) * | 1988-04-08 | 1989-05-23 | American Telephone And Telegrph Company, At&T Bell Laboratories | Semiconductor devices having multi-level metal interconnects |
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| US6528363B2 (en) | 2001-03-19 | 2003-03-04 | International Business Machines Corporation | Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch |
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| US10170627B2 (en) | 2016-11-18 | 2019-01-01 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
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-
1986
- 1986-04-07 US US06/848,874 patent/US4689869A/en not_active Expired - Fee Related
-
1987
- 1987-02-20 JP JP62035961A patent/JP2599381B2/ja not_active Expired - Lifetime
- 1987-02-24 EP EP87102621A patent/EP0240683B1/en not_active Expired - Lifetime
- 1987-02-24 DE DE8787102621T patent/DE3783635T2/de not_active Expired - Lifetime
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