JPS59222966A - 半導体装置 - Google Patents
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- JPS59222966A JPS59222966A JP58098578A JP9857883A JPS59222966A JP S59222966 A JPS59222966 A JP S59222966A JP 58098578 A JP58098578 A JP 58098578A JP 9857883 A JP9857883 A JP 9857883A JP S59222966 A JPS59222966 A JP S59222966A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高速電界効果トランジスク（
ＦＥＴ）に係わる。
ＦＥＴ）に係わる。
背景技術とその問題点
１１−八ｌＧａＡｓ／ Ｇ５Ａｓヘテロ界面においては
、２次元′電子ガスが形成され、電子移動度がＧａＡｓ
結晶中（バルク［１りにおけるそれより大きくなること
が発見された。
、２次元′電子ガスが形成され、電子移動度がＧａＡｓ
結晶中（バルク［１りにおけるそれより大きくなること
が発見された。
この現象は、モジュレーションドーピングと呼ばれる。
そして、この現象をＦＥＴに応用したものとして、２次
元電子ガス型ＦＥＴ （ＴＥＧＦＩＥＴ） 。
元電子ガス型ＦＥＴ （ＴＥＧＦＩＥＴ） 。
或いは特開昭５７−１７６７７３号に開示されているβ
Ｊ電竿移動度トランジスタ（ＨＥＭＴ）が提案された。
Ｊ電竿移動度トランジスタ（ＨＥＭＴ）が提案された。
これら、ＴＥＧＦＥＴとＩＩＥＭＴとは実質的に同一の
原理によるものであるということができ、これらは金属
−ｎ ＡｌＧａＡｓ−不純物ドープがされていない八１
ＧａＡｓ（厚さ約６０人）−不純物ドープがされていな
いＧａＡｓ（或いは低濃度ｎ型若しくはｐ型のＧａＡｓ
）なる構造を有して成る。ここに不純物ドープがされて
いない厚さ約６０人という薄い１ｔＧａＡｓ１価は、こ
のＴＥＧｌ’ＥＴにおいて本質的なものではないので、
これを排除したものにおいて、その動作を考察する。第
１図は、このＴＥＧＦＥＴにおけるショットキー接合及
びヘテロ接合近傍のエネルギーバンド構造を示したもの
で、この場合そのヘテロ界面に、この面に対して垂直の
方向に関し°Ｃ閉じ込められた２次元電子ガスチャンネ
ルが形成される。今、この２次元電子ガス源度（すなわ
ちその面密度）をｎｓとすると、この濃度ｎｓはＧａＡ
ｓ側のへテロ界面での電界値■負１のみの関数となり、 ε１ ・Ｂｉｔｌ”Ｍｑ ｎｓ−−−−・（１１で与
えられる（ここにＧａＡｓ中のイオン化されたアクセプ
ターは、充分小さいものとして無視した。）。
原理によるものであるということができ、これらは金属
−ｎ ＡｌＧａＡｓ−不純物ドープがされていない八１
ＧａＡｓ（厚さ約６０人）−不純物ドープがされていな
いＧａＡｓ（或いは低濃度ｎ型若しくはｐ型のＧａＡｓ
）なる構造を有して成る。ここに不純物ドープがされて
いない厚さ約６０人という薄い１ｔＧａＡｓ１価は、こ
のＴＥＧｌ’ＥＴにおいて本質的なものではないので、
これを排除したものにおいて、その動作を考察する。第
１図は、このＴＥＧＦＥＴにおけるショットキー接合及
びヘテロ接合近傍のエネルギーバンド構造を示したもの
で、この場合そのヘテロ界面に、この面に対して垂直の
方向に関し°Ｃ閉じ込められた２次元電子ガスチャンネ
ルが形成される。今、この２次元電子ガス源度（すなわ
ちその面密度）をｎｓとすると、この濃度ｎｓはＧａＡ
ｓ側のへテロ界面での電界値■負１のみの関数となり、 ε１ ・Ｂｉｔｌ”Ｍｑ ｎｓ−−−−・（１１で与
えられる（ここにＧａＡｓ中のイオン化されたアクセプ
ターは、充分小さいものとして無視した。）。
ε１はＧａＡｓの誘電率である。このような現象は、通
當一般のシリコンのＭＩＳＦ［！Ｔ （金属−絶縁層一
半導体構造のＦＥＴ）と全く同じであって、ＴＵＧＮＥ
Ｔの場合は、旧５ＦＥＴにおけるＩに相当する部分にド
ナーがドーピングされていることである。このドナーは
雷にイオン化されていて、このイオン化されたドナーが
、ＴＥＧＮＥＴにお４Ｊる閾値電圧Ｖｔｈをシフトさ一
ヒる効果をもたらすのである。ずなわち、ｑ ｎ５＝ｃ
１（ｖ、 −Ｖｔｌ＋） ・・・・１２１但し、Ｃ
Ｉミε２／ｄ２で、ε２及びｄ２は夫々へ１ＧａＡｓｌ
−のａｒｍ率及び厚さ＋ＶＧはゲート電圧。
當一般のシリコンのＭＩＳＦ［！Ｔ （金属−絶縁層一
半導体構造のＦＥＴ）と全く同じであって、ＴＵＧＮＥ
Ｔの場合は、旧５ＦＥＴにおけるＩに相当する部分にド
ナーがドーピングされていることである。このドナーは
雷にイオン化されていて、このイオン化されたドナーが
、ＴＥＧＮＥＴにお４Ｊる閾値電圧Ｖｔｈをシフトさ一
ヒる効果をもたらすのである。ずなわち、ｑ ｎ５＝ｃ
１（ｖ、 −Ｖｔｌ＋） ・・・・１２１但し、Ｃ
Ｉミε２／ｄ２で、ε２及びｄ２は夫々へ１ＧａＡｓｌ
−のａｒｍ率及び厚さ＋ＶＧはゲート電圧。
ずなわら金属層への印加電圧である。
ｖｔｈ−φ、−ΔＥｃ−Ｖｐ２ ・・・・・（３）キ
バリアの商さ、ΔＥｃはチャンネル部のバリアの商さ、
Ｎ２はＡｌＧａＡｓ１−中のドナー濃度である。
バリアの商さ、ΔＥｃはチャンネル部のバリアの商さ、
Ｎ２はＡｌＧａＡｓ１−中のドナー濃度である。
このようにＴＥＧＦＥＴにおいては、闇値電圧ｖｔｈが
、ＡｌＧａＡｓ中のイオン化したドナーによる電圧低下
ＶＰ２だけ通常のＭＩＳＦＥＴにおけるそれと相違し、
これがモジュレーションドーピングの意味するところで
ある。つまり、このモジュレーションドーピングによっ
てＶＰ２だけｖｔｈを負側にシフトさせるこｉができる
。
、ＡｌＧａＡｓ中のイオン化したドナーによる電圧低下
ＶＰ２だけ通常のＭＩＳＦＥＴにおけるそれと相違し、
これがモジュレーションドーピングの意味するところで
ある。つまり、このモジュレーションドーピングによっ
てＶＰ２だけｖｔｈを負側にシフトさせるこｉができる
。
しかしながら、このように、不純物がドープされたｎ−
ＡｌＧａＡｓによってヘテロ界面を構成する場合、製造
工程中の熱処理、例えばソース及びドレインの電極とり
出し部のイオン注入処理後におけるアニール処理時の加
熱に際してｎ ＡｌＧａＡｓ中のドナーの再分布を生
じ、これがＦＥＴの特性、特に２次元電子ガスの電子移
動度を低−トさせてしまう。
ＡｌＧａＡｓによってヘテロ界面を構成する場合、製造
工程中の熱処理、例えばソース及びドレインの電極とり
出し部のイオン注入処理後におけるアニール処理時の加
熱に際してｎ ＡｌＧａＡｓ中のドナーの再分布を生
じ、これがＦＥＴの特性、特に２次元電子ガスの電子移
動度を低−トさせてしまう。
発明の目的
本発明は、ヘテロ界面による高電子移動度を利用するＦ
ＥＴにおいて、特に闇値電圧のばらつきが小さく、制御
性、安定性にずくれ、再現性にずぐれた半導体装置、特
に高速ＦＥＴを提供するものである。
ＥＴにおいて、特に闇値電圧のばらつきが小さく、制御
性、安定性にずくれ、再現性にずぐれた半導体装置、特
に高速ＦＥＴを提供するものである。
発明のＪｌ！Ｉｌ要
本発明の説明に先立ち、先ず上述したＴＥＧＦＥＴにお
い°ζモジュレーションドーピングがなされない場合に
フい°ζ考察する。
い°ζモジュレーションドーピングがなされない場合に
フい°ζ考察する。
上述のＴＥＧＩｉＵＴにおいて、モジュレーションドー
ピングをしない場合を想定してみると、（３）式によっ
て、 ＶＬＩ＋＝−φｉ−ΔＥｃ ・・・・・＋４１
となり、ｖｔｈば、物質固有の定数だけで決定されるこ
とになる。この場合のＶｔｔｌの具体的な値についてみ
ると、 ΔＥｃ ＧＲｏ、３ｅＶ （Ａｌｏ３Ｇａｏ、ｖΔＳ
を用いたとして）φＭ ０１．０〜１．２ｅν とすると、Ｖ ｔｂは約０．７〜０．９ボルトとなり、
このままでは、ＶｔＪ＋が高過ぎて実際のＦ Ｅ Ｔと
して実用的でない。
ピングをしない場合を想定してみると、（３）式によっ
て、 ＶＬＩ＋＝−φｉ−ΔＥｃ ・・・・・＋４１
となり、ｖｔｈば、物質固有の定数だけで決定されるこ
とになる。この場合のＶｔｔｌの具体的な値についてみ
ると、 ΔＥｃ ＧＲｏ、３ｅＶ （Ａｌｏ３Ｇａｏ、ｖΔＳ
を用いたとして）φＭ ０１．０〜１．２ｅν とすると、Ｖ ｔｂは約０．７〜０．９ボルトとなり、
このままでは、ＶｔＪ＋が高過ぎて実際のＦ Ｅ Ｔと
して実用的でない。
本発明においては、このような点に鑑み低不純物濃度、
例えばノンドープのへ１Ｘｃａ１−Ｘ八Ｓ層、すなわち
ＡｌＧａＡｓ若しくはＡｌＡｓ層を設け、これを挾んで
その両面にＧａＡｓ層を配して夫々の界面にヘテロ接合
を形成したダブルへテロ接合構造とする。このとき、各
ヘテロ接合によるバリアの高さをＥｌ及びＥ２とすると
き、闇値電圧ｖｔｈは、ｖｔｈ；Ｅｌ−Ｅ２ ・
・・・・（４）′となるので、ＥｚＱｇＥ２とずれば、
ｖｔｈが小さいＦＥＴを構成し得る。
例えばノンドープのへ１Ｘｃａ１−Ｘ八Ｓ層、すなわち
ＡｌＧａＡｓ若しくはＡｌＡｓ層を設け、これを挾んで
その両面にＧａＡｓ層を配して夫々の界面にヘテロ接合
を形成したダブルへテロ接合構造とする。このとき、各
ヘテロ接合によるバリアの高さをＥｌ及びＥ２とすると
き、闇値電圧ｖｔｈは、ｖｔｈ；Ｅｌ−Ｅ２ ・
・・・・（４）′となるので、ＥｚＱｇＥ２とずれば、
ｖｔｈが小さいＦＥＴを構成し得る。
すなわち、本発明においては、低不純物濃度のＧａＡｓ
の第１層と、この第１ｍ上に設けられた低不純物濃度の
＾ＩｘＧａｔ−ｘＡｓの第２層と、この第２層上に設け
られた一導電型のＧａＡｓの第３層とを有し、第１層中
に互いに離隔して第２層に接するソース領域とドレイン
領域とを設け、第３１−にゲート電極を設ける。
の第１層と、この第１ｍ上に設けられた低不純物濃度の
＾ＩｘＧａｔ−ｘＡｓの第２層と、この第２層上に設け
られた一導電型のＧａＡｓの第３層とを有し、第１層中
に互いに離隔して第２層に接するソース領域とドレイン
領域とを設け、第３１−にゲート電極を設ける。
このような構成によるＦＥＴは、第１１５（ｔｌ及び第
２層（２）によるヘテロ界面の第１ｋｌｆｌｌ側に２次
元電子ガスによるチャンネル（７）が形成される。
２層（２）によるヘテロ界面の第１ｋｌｆｌｌ側に２次
元電子ガスによるチャンネル（７）が形成される。
実施例
第２図を参照して本発明の詳細な説明する。
本発明においては、低不純物濃度１例えば不純物がドー
プされていない、いわゆるノンドープのＧａＡｓ基体Ｓ
基体段り、これにより第１層（１１を構成し、これの上
に同様に低不純物濃度１例えばノンドープの八ＩＸ Ｇ
ａ１−ＸＡｓ、または＾ＩＡｓの第２の層（２）と９例
えばｎ型のＧａＡｓまたは酊ｙｃａｔ−ｙ＾ｓ （ｙ＜
ｘ）の第３のＩｆ（３）とを夫々エピタキシャル成長さ
せる。そしζ、その第１層＋１１に、所要の間隔を保持
しζ、例えばｎ型の不純物をドープし゛ζソース領域（
４ｓ）とドレイン領域（４ｄ）とを設ける。そして、第
３１５ （３１にゲート電極を設ける。このゲート電極
は、例えば第３層（３）上に金属層（５）をオーミ’７
りに被着することによって構成し得る。（６ｓ）及び（
６ｄ）は、夫々ソース領域（４ｓ）及びドレイン領域（
４ｄ）上にオーミックにｆＩＩ！！着した電極、Ｇ、ｓ
及びＤは夫々グー１−．ソース及びドレイン端子を示す
。
プされていない、いわゆるノンドープのＧａＡｓ基体Ｓ
基体段り、これにより第１層（１１を構成し、これの上
に同様に低不純物濃度１例えばノンドープの八ＩＸ Ｇ
ａ１−ＸＡｓ、または＾ＩＡｓの第２の層（２）と９例
えばｎ型のＧａＡｓまたは酊ｙｃａｔ−ｙ＾ｓ （ｙ＜
ｘ）の第３のＩｆ（３）とを夫々エピタキシャル成長さ
せる。そしζ、その第１層＋１１に、所要の間隔を保持
しζ、例えばｎ型の不純物をドープし゛ζソース領域（
４ｓ）とドレイン領域（４ｄ）とを設ける。そして、第
３１５ （３１にゲート電極を設ける。このゲート電極
は、例えば第３層（３）上に金属層（５）をオーミ’７
りに被着することによって構成し得る。（６ｓ）及び（
６ｄ）は、夫々ソース領域（４ｓ）及びドレイン領域（
４ｄ）上にオーミックにｆＩＩ！！着した電極、Ｇ、ｓ
及びＤは夫々グー１−．ソース及びドレイン端子を示す
。
而、第２図にボした例では、第３１ｉ（３）上にオーミ
ックに金属電極（５）を設けてゲート電極を構成した場
合であるが、成る場合は、第３図にネオように、第３
ＩＮ ＋３１自体をゲート？！！極（５）とする構成と
することもできる。
ックに金属電極（５）を設けてゲート電極を構成した場
合であるが、成る場合は、第３図にネオように、第３
ＩＮ ＋３１自体をゲート？！！極（５）とする構成と
することもできる。
この第３１田（３１は、第２図にボしたように、これの
上に電極をオーミックに被着する場合は、その厚さは５
００人程度の厚さとなせばよいが、第３図に示したよう
に、これ自体電極とする場合は、比較的厚＜ ３０００
人程度とする。尚、ゲート電極にはΔＵ、Δｌなどのシ
ョットキ障壁を形成する金属を用いることができる。こ
の場合ｖｔｈがオーミック電極の場合と異なるので、例
えばオーミック電極によりディプレッション型、ショッ
トキ電極によりエンハンスメント型のＦＥＴを形成する
ことができる。
上に電極をオーミックに被着する場合は、その厚さは５
００人程度の厚さとなせばよいが、第３図に示したよう
に、これ自体電極とする場合は、比較的厚＜ ３０００
人程度とする。尚、ゲート電極にはΔＵ、Δｌなどのシ
ョットキ障壁を形成する金属を用いることができる。こ
の場合ｖｔｈがオーミック電極の場合と異なるので、例
えばオーミック電極によりディプレッション型、ショッ
トキ電極によりエンハンスメント型のＦＥＴを形成する
ことができる。
次に、本発明装置の製造方法の一例を第４図ないし第６
図を参照して説明する。先ず第４図に不すように、例え
ば半絶縁性のＧａＡｓｇ結晶基体Ｓｏを用意し、これの
上に例えば分子線エピタキシャル法によって連続的にノ
ンドープのＧａＡｓ層を成長させて第１層（１１を形成
し、これの上に例えば５００人程度の厚さにノンドープ
の＾ｌＧ５Ａｓ若しくは＾ＩＡｓを成長させて第２層（
２）を形成し、史にこれの上に例えばｌ Ｘ １０”
ａｔｏｍｓ ／ ｃ＋ｄの濃度のｎ型のＧａＡｓを例え
ば５００人程度の厚さに成長させ゛ζ第３７ｍ （３１
を形成する。そして、この第３１１ ＋３＋上に、ａ＋
融点金属より成るゲート電極（５）を選択的にオーミッ
クに被着する。
図を参照して説明する。先ず第４図に不すように、例え
ば半絶縁性のＧａＡｓｇ結晶基体Ｓｏを用意し、これの
上に例えば分子線エピタキシャル法によって連続的にノ
ンドープのＧａＡｓ層を成長させて第１層（１１を形成
し、これの上に例えば５００人程度の厚さにノンドープ
の＾ｌＧ５Ａｓ若しくは＾ＩＡｓを成長させて第２層（
２）を形成し、史にこれの上に例えばｌ Ｘ １０”
ａｔｏｍｓ ／ ｃ＋ｄの濃度のｎ型のＧａＡｓを例え
ば５００人程度の厚さに成長させ゛ζ第３７ｍ （３１
を形成する。そして、この第３１１ ＋３＋上に、ａ＋
融点金属より成るゲート電極（５）を選択的にオーミッ
クに被着する。
そして、この＊極（５）をマスクとして第５図に示すよ
うにｎ型の不純物をイオン注入して例えば８００℃のア
ニール処理を行ってソース及びドレイン領域（４Ｓ）及
び（４ｄ）を第１１關（１１中に、夫々第２１＃ （２
１に接し°ζ形成する。このようにして形成された内領
域（４ｓ）及び（４ｄ）はゲート部とセルファラインさ
れる。
うにｎ型の不純物をイオン注入して例えば８００℃のア
ニール処理を行ってソース及びドレイン領域（４Ｓ）及
び（４ｄ）を第１１關（１１中に、夫々第２１＃ （２
１に接し°ζ形成する。このようにして形成された内領
域（４ｓ）及び（４ｄ）はゲート部とセルファラインさ
れる。
次に第６図に不ずように、電極（５）をマスクとして領
域（４ｓ）及び（４ｄ）上の第３ Ｊｔ５ （３）をエ
ツチング除去し、各領域（４Ｓ）及び（４ｄ）上に夫々
ソース電極（６Ｓ）及びドレイン電極（６ｄ）をオーミ
・ツクに被着形成し′（第２図で説明した構造のＦＥＴ
をｉＭる。
域（４ｓ）及び（４ｄ）上の第３ Ｊｔ５ （３）をエ
ツチング除去し、各領域（４Ｓ）及び（４ｄ）上に夫々
ソース電極（６Ｓ）及びドレイン電極（６ｄ）をオーミ
・ツクに被着形成し′（第２図で説明した構造のＦＥＴ
をｉＭる。
面、この場合、ソース及びドレイン各領域（４Ｓ）及び
（４ｄ）は、イオン注入法によって形成する場合に限ら
れるものではなく、このイオン注入を省略して例えば電
極（６Ｓ）及び（６ｄ）をＮｉ／ＡｕＧｅ／Ａｕ構造と
して、これらを第１層（１１に達する深さにアロイする
ことによって、これら電極（６Ｓ）及び（６ｄ）自体に
よってソース領域（４ｓ）及びドレイン領域（４ｄ）を
形成することもできる。
（４ｄ）は、イオン注入法によって形成する場合に限ら
れるものではなく、このイオン注入を省略して例えば電
極（６Ｓ）及び（６ｄ）をＮｉ／ＡｕＧｅ／Ａｕ構造と
して、これらを第１層（１１に達する深さにアロイする
ことによって、これら電極（６Ｓ）及び（６ｄ）自体に
よってソース領域（４ｓ）及びドレイン領域（４ｄ）を
形成することもできる。
また、他の製造方法を第７図ないし第１２図を参照して
説明する。先ず、第７図に示すように、第４図で説明し
たと同様に基体Ｓ０上に第１〜第３；−（１１〜（３）
を形成する。そして、この第３層（３）上にゲート電極
を構成するものであるが、特にこの例では、このゲート
電極を構成する金属層（５′）を前面的に形成し、その
ゲート部を構成する部分にマスク層（８）１例えばフォ
トレジスト層を選択的に周知の光学的手法によっ°ζ被
着形成する。
説明する。先ず、第７図に示すように、第４図で説明し
たと同様に基体Ｓ０上に第１〜第３；−（１１〜（３）
を形成する。そして、この第３層（３）上にゲート電極
を構成するものであるが、特にこの例では、このゲート
電極を構成する金属層（５′）を前面的に形成し、その
ゲート部を構成する部分にマスク層（８）１例えばフォ
トレジスト層を選択的に周知の光学的手法によっ°ζ被
着形成する。
そして、第８図に示すように、このマスク層（８）をマ
スクとして金属ＩＷ（５’）に対してエツチングを行っ
てゲート電極（５）を得る。この場合、そのエツチング
は、オーバーエツチングによって行ってマスク層（８）
の縁部からマスク層（８）下に入り込んでぞのエツチン
グがなされるようにしてエツチングされ゛ζパターン化
されたゲート電極（５）の周縁上にマスク層（８）のひ
さしく８ａ）が形成されるようにする。
スクとして金属ＩＷ（５’）に対してエツチングを行っ
てゲート電極（５）を得る。この場合、そのエツチング
は、オーバーエツチングによって行ってマスク層（８）
の縁部からマスク層（８）下に入り込んでぞのエツチン
グがなされるようにしてエツチングされ゛ζパターン化
されたゲート電極（５）の周縁上にマスク層（８）のひ
さしく８ａ）が形成されるようにする。
第９図にボずようにマスク層（８）及び電極（５）をマ
スクとして第３ ＋＠（’）ｌと、更に必要に応じて第
２層（２）の一部の厚さを選択的にエツチングする。
スクとして第３ ＋＠（’）ｌと、更に必要に応じて第
２層（２）の一部の厚さを選択的にエツチングする。
そして、次に第１０図に示すように電極金属層（６）を
全面的に例えば蒸着によっ°ζ破着する。
全面的に例えば蒸着によっ°ζ破着する。
第１２図に示すように、マスク層（８）を除去し、これ
の上の金属層（６）を排除、すなわちリフトオフする。
の上の金属層（６）を排除、すなわちリフトオフする。
このようにすると、両領域（４Ｓ）及び（４ｄ）上に選
択的に金属ＩＭ ＋６１が残される。これを第１１４（
１）に達する深さにアロイ処理する。このようにすれば
、金属層（６）の一部より成るソース及びドレイン各電
極（６ｓ）及び（６ｄ）が選択的に形成されると共に、
これら第１層（１１に対するアロイ部によるソース領域
（４ｓ）及び（４ｄ）が形成される。このよ、うにして
第２図で説明した本発明によるＦＥＴを得ることができ
る。
択的に金属ＩＭ ＋６１が残される。これを第１１４（
１）に達する深さにアロイ処理する。このようにすれば
、金属層（６）の一部より成るソース及びドレイン各電
極（６ｓ）及び（６ｄ）が選択的に形成されると共に、
これら第１層（１１に対するアロイ部によるソース領域
（４ｓ）及び（４ｄ）が形成される。このよ、うにして
第２図で説明した本発明によるＦＥＴを得ることができ
る。
次に第３図に示した本発明によるＦＥＴを得る場合につ
いて説明するに、この場合におし１ても、第１２図に示
すように、第４図で説明したと同様に基体Ｓ０上に第１
〜第３層＋１）〜（３）を順次形成する力（、この場合
、第３層（３〕は３０００人程度０厚さとする。
いて説明するに、この場合におし１ても、第１２図に示
すように、第４図で説明したと同様に基体Ｓ０上に第１
〜第３層＋１）〜（３）を順次形成する力（、この場合
、第３層（３〕は３０００人程度０厚さとする。
そして、第３）ｔｆｆｔｓ）上のゲート部に対応する部
分Ｇこ、例えばフォトレジスト層より成るマスク層（９
）を選択的に被着形成する。
分Ｇこ、例えばフォトレジスト層より成るマスク層（９
）を選択的に被着形成する。
次に第１３図に示すように、マスク層（８）によって覆
われていない部分の第３１Ｈ３１をその全厚さにわたっ
てエツチングすると共に、必要に応じてこれの下の第２
層（２）をその一部の厚さ工・ノチングする。
われていない部分の第３１Ｈ３１をその全厚さにわたっ
てエツチングすると共に、必要に応じてこれの下の第２
層（２）をその一部の厚さ工・ノチングする。
この場合、マスク層（８）下にも工・ノチングが進行し
てマスク層（８）の周縁がエツチング部より突出しζひ
さしく８ａ）が生じるようにする。
てマスク層（８）の周縁がエツチング部より突出しζひ
さしく８ａ）が生じるようにする。
その後、第１４図及び第１５図に示すように、第１０図
及び第１１図で説明したと同様の手法によって金属層（
６）の形成及びマスク（８）の除去によるリフトオ乙史
にアロイ処理を施こヒば、第３図で説明した構造のＦＥ
Ｔを得ることができる。面、第１４図及び第１５図にお
い゛乙第１０図及び第１１図に対応する部分に同一符号
を付して重複説明を省略−Ｊ゛る。
及び第１１図で説明したと同様の手法によって金属層（
６）の形成及びマスク（８）の除去によるリフトオ乙史
にアロイ処理を施こヒば、第３図で説明した構造のＦＥ
Ｔを得ることができる。面、第１４図及び第１５図にお
い゛乙第１０図及び第１１図に対応する部分に同一符号
を付して重複説明を省略−Ｊ゛る。
簡、この場合においても、成る場合は、ソース及びドレ
イン領域（４Ｓ）及び（４ｄ）をイオン注入によって形
成することもできる。
イン領域（４Ｓ）及び（４ｄ）をイオン注入によって形
成することもできる。
また、上述した各側においては、第２層（２）が不純物
ドープのないいわゆるノンドープの層によつ°ζ構成し
た場合であるが、これを充分低い濃度とすることができ
、このようにした場合、例えばその濃度が１ ×１０”
でＶ ｔｈ＝ ２０ｍＶ、 Ｉ Ｘ １０ｉ５で、Ｖｔ
ｌ＋が２ｍＶ、ｌＸｌ０”で０．２ｍＶ程度となる。
ドープのないいわゆるノンドープの層によつ°ζ構成し
た場合であるが、これを充分低い濃度とすることができ
、このようにした場合、例えばその濃度が１ ×１０”
でＶ ｔｈ＝ ２０ｍＶ、 Ｉ Ｘ １０ｉ５で、Ｖｔ
ｌ＋が２ｍＶ、ｌＸｌ０”で０．２ｍＶ程度となる。
発明の効果
上述したように本発明によれば、＾１ＧａＡｓ （又は
旧Ａｓ） ／Ｇａ１ｌｓ界面における２次電子ガスチャ
ンネルによるＦＥＴ構成としたことによって高速ＦＢＴ
が構成されるものであるが、特に本発明においては八ｌ
ＧａＡｓ （又は八１Ａｓ）層ずなわぢ第２１ｔｄ （
２１を充分低い不純物濃度としたので、この層における
イオン化したドナーの存在を減じることができ、このド
ナーがチャンネル中の電子の散乱体とし′ζ作用する望
ましくない現象を回避でき、より商い電子の移動度、し
たがって高速化をはかることができる。
旧Ａｓ） ／Ｇａ１ｌｓ界面における２次電子ガスチャ
ンネルによるＦＥＴ構成としたことによって高速ＦＢＴ
が構成されるものであるが、特に本発明においては八ｌ
ＧａＡｓ （又は八１Ａｓ）層ずなわぢ第２１ｔｄ （
２１を充分低い不純物濃度としたので、この層における
イオン化したドナーの存在を減じることができ、このド
ナーがチャンネル中の電子の散乱体とし′ζ作用する望
ましくない現象を回避でき、より商い電子の移動度、し
たがって高速化をはかることができる。
また、上述の第２層（２）がノンドープのように低い濃
度にしたことによって、イオン注入後のアニールや、ア
ロイ処理等の熱処理に際し°Ｃ１この層（２）からの不
純物の再分布を回避でき、闇値電圧ｖｔｈの変動、不均
一、不安定性及び、これによる２次元電子ガス移動度の
劣化を回避できるなど多くの利益をもたらす。
度にしたことによって、イオン注入後のアニールや、ア
ロイ処理等の熱処理に際し°Ｃ１この層（２）からの不
純物の再分布を回避でき、闇値電圧ｖｔｈの変動、不均
一、不安定性及び、これによる２次元電子ガス移動度の
劣化を回避できるなど多くの利益をもたらす。
第１図は従来のＴＥＧＦＥＴのエネルギーバンド構造図
、第２図及び第３図は夫々本発明による半導体装置の各
側の路線的拡大断面図、第４図ないし第６図は本発明装
置の製法の一例の工程図、第７図ないし第１１図は本発
明装置の製法の他の例の工程図、第１２図ないし第１５
図は更に他の例の工程図である。 （１１、（２１及び（３）は夫々第１ｊ日、第２層及び
第３層、（４ｓ）及び（４ｄ）は夫々ソース及びドレイ
ン領域、（５）はデー１−フ１！極、（６ｓ）及び（６
ｄ）はソース及びドレイン各電極である。 第１図 第３図 第１０図 第１１図 第１２図 Ｂ
、第２図及び第３図は夫々本発明による半導体装置の各
側の路線的拡大断面図、第４図ないし第６図は本発明装
置の製法の一例の工程図、第７図ないし第１１図は本発
明装置の製法の他の例の工程図、第１２図ないし第１５
図は更に他の例の工程図である。 （１１、（２１及び（３）は夫々第１ｊ日、第２層及び
第３層、（４ｓ）及び（４ｄ）は夫々ソース及びドレイ
ン領域、（５）はデー１−フ１！極、（６ｓ）及び（６
ｄ）はソース及びドレイン各電極である。 第１図 第３図 第１０図 第１１図 第１２図 Ｂ
Claims (1)
- 低不純物濃度のＧａＡｓの第１層と、該第１層上の低不
純物濃度のＡＩＸ Ｇａ１−×Ａｓの第２層と、該第２
層上の一専電型のＧａＡｓの第３１−と、上記第１）−
中に互いに離隔して設けられ上記第２層に接するソース
領域及びドレイン領域と、上記第３１−に設けられたゲ
ート電極とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098578A JPS59222966A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098578A JPS59222966A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59222966A true JPS59222966A (ja) | 1984-12-14 |
Family
ID=14223541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098578A Pending JPS59222966A (ja) | 1983-06-02 | 1983-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59222966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| JPS62239586A (ja) * | 1986-04-07 | 1987-10-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔデバイスの製造方法 |
| US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
| US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-06-02 JP JP58098578A patent/JPS59222966A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| US4737827A (en) * | 1985-01-31 | 1988-04-12 | Nec Corporation | Heterojunction-gate field-effect transistor enabling easy control of threshold voltage |
| JPS62239586A (ja) * | 1986-04-07 | 1987-10-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔデバイスの製造方法 |
| US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
| US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
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