JPS62202561A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタに関し、特に耐熱性ゲ
ート材料を用いたセルファラインゲートＭＥＳＦＥＴに
おける、ゲートとソース・ドレイン間の高耐圧化、ゲー
ト・ソース間容量の低減化。
ート材料を用いたセルファラインゲートＭＥＳＦＥＴに
おける、ゲートとソース・ドレイン間の高耐圧化、ゲー
ト・ソース間容量の低減化。
及び短ゲート長時に生じるしきい値電圧の短チヤネル効
果の抑止に関するものである。
果の抑止に関するものである。
第２図（ａｌ〜（ｆ）、第３図（ａｌ 〜Ｆｄｌ及び第
４図（ａ） 〜（ｅｌはそれぞれ耐熱性ゲート材料を用
いた従来の各種のセルファラインゲートＭＥＳＦＥＴの
作成プロセス・フローを示す。第２図において、ｌは半
絶縁性半導体基板、２はフォトレジスト、３はｎ型の動
作層、４は耐熱性ゲート電極、５はｎ中層（ソース・ド
レイン）、６はオーミック電極である。
４図（ａ） 〜（ｅｌはそれぞれ耐熱性ゲート材料を用
いた従来の各種のセルファラインゲートＭＥＳＦＥＴの
作成プロセス・フローを示す。第２図において、ｌは半
絶縁性半導体基板、２はフォトレジスト、３はｎ型の動
作層、４は耐熱性ゲート電極、５はｎ中層（ソース・ド
レイン）、６はオーミック電極である。
次に第２図（ａ）〜（ｆ）を用いて製造方法を説明する
。
。
ｎ型半絶縁性半導体基板１の主面にｎ型動作層３を形成
しく第２図（ａ））、その後耐熱性高融点材料４を全面
に塗布しく第２図中））、該高融点材料をフォトレジス
ト２を用いで選択的にエツチングし、ゲート電極４を形
成する（第２図（Ｃ））。次にゲート電極両側の基板に
１）４不純物を注入しく第２図（ｄ）） 、さらに熱処
理を行ってｎ”ソース・ドレイン領域を形成する（第２
図（ｅ））。その後前記ｎ◆注入領域５上にソース・ド
レイン電極を形成する（第２図（「））。上述のよ・う
なプロセスは最初に考えられたもので、単純ではあるが
、このプロセスではゲート電極４とｎ＋十層は分離され
ておらず前述のゲートとソース・ドレイン間の高耐圧化
。
しく第２図（ａ））、その後耐熱性高融点材料４を全面
に塗布しく第２図中））、該高融点材料をフォトレジス
ト２を用いで選択的にエツチングし、ゲート電極４を形
成する（第２図（Ｃ））。次にゲート電極両側の基板に
１）４不純物を注入しく第２図（ｄ）） 、さらに熱処
理を行ってｎ”ソース・ドレイン領域を形成する（第２
図（ｅ））。その後前記ｎ◆注入領域５上にソース・ド
レイン電極を形成する（第２図（「））。上述のよ・う
なプロセスは最初に考えられたもので、単純ではあるが
、このプロセスではゲート電極４とｎ＋十層は分離され
ておらず前述のゲートとソース・ドレイン間の高耐圧化
。
ゲート容量増大、短チヤネル効果抑止の点で不利である
。
。
また第３図に示すものは第２図に示すゲート電極を異な
る材料の２層から構成するようにしたプロセスを示し、
このプロセスでは、ゲート加工時にサイドエツチング速
度が上側の第２層４ｂより下側の第１ 層４ ａの方が
大きくなるようなエツチング条件で加工を行い、Ｔネゲ
ートを形成する。
る材料の２層から構成するようにしたプロセスを示し、
このプロセスでは、ゲート加工時にサイドエツチング速
度が上側の第２層４ｂより下側の第１ 層４ ａの方が
大きくなるようなエツチング条件で加工を行い、Ｔネゲ
ートを形成する。
このゲート形状では、ｎ＋注入に際し最下層ゲート（第
１層）４ａとｎ中層との自己分離がはかれるため、前記
の３点（高耐圧化、容量低減、短チヤネル効果抑止）に
おいて有利である。
１層）４ａとｎ中層との自己分離がはかれるため、前記
の３点（高耐圧化、容量低減、短チヤネル効果抑止）に
おいて有利である。
また、第４図に示すプロセスは、ゲート電極形成後その
上に絶縁膜７を形成し、その後のエツチング条件を最適
化することによりゲート両端にのみ前記絶縁膜７を残し
、この状態でｎ十注入を行いゲートと、ｎ中層の自己分
離をはかるようにしたものである。このプロセスでも前
記３点の改善に有効なものが得られる。
上に絶縁膜７を形成し、その後のエツチング条件を最適
化することによりゲート両端にのみ前記絶縁膜７を残し
、この状態でｎ十注入を行いゲートと、ｎ中層の自己分
離をはかるようにしたものである。このプロセスでも前
記３点の改善に有効なものが得られる。
このように耐熱性ゲートを用いたセルファラインＭＥ
Ｓ Ｆ ＥＴプロセスでは、ｎ中層をゲート電極をマス
クとして自己整合的に形成するために、ｎ中層とゲート
電極とをきわめて近接して形成することができる。その
ため、第５図に示す従来のりフトオフ・プロセスによる
ＭＥＳＦＥＴに比し、０層３の表面露出部分が少ないの
で表面空乏層の影響を受けず、ソース抵抗が小さくなる
。但し、ｎ◆層とゲート電極が近接することにより、ゲ
ート容量が前記従来のリフトオフ・プロセスによるＭＥ
ＳＦＥＴのゲート電極４ｃに比べ大きくなり、また短チ
ヤネル効果も増大するので、前記Ｔ字型ゲート構造やゲ
ート側壁に絶縁膜を形成した構造で適度にｎ＋層とゲー
ト電極と分離してソース抵抗が小さいままゲート容量の
増大、あるいは短チヤネル効果の増大を抑えている。
Ｓ Ｆ ＥＴプロセスでは、ｎ中層をゲート電極をマス
クとして自己整合的に形成するために、ｎ中層とゲート
電極とをきわめて近接して形成することができる。その
ため、第５図に示す従来のりフトオフ・プロセスによる
ＭＥＳＦＥＴに比し、０層３の表面露出部分が少ないの
で表面空乏層の影響を受けず、ソース抵抗が小さくなる
。但し、ｎ◆層とゲート電極が近接することにより、ゲ
ート容量が前記従来のリフトオフ・プロセスによるＭＥ
ＳＦＥＴのゲート電極４ｃに比べ大きくなり、また短チ
ヤネル効果も増大するので、前記Ｔ字型ゲート構造やゲ
ート側壁に絶縁膜を形成した構造で適度にｎ＋層とゲー
ト電極と分離してソース抵抗が小さいままゲート容量の
増大、あるいは短チヤネル効果の増大を抑えている。
従来の耐熱性ゲートを用いたセルファラインゲートＭＥ
ＳＦＥＴ作製プロセスでは、前述のゲートとｎ＋層の分
Ｃｌｌはｎ÷領領域ゲートがら空間的に離すという観点
にのみ基づいており、前記作製プｉコセス中のアニール
に伴うｎ中層の拡散等のために、再現性がありかつ十分
な前記ゲートとｎ中層の分離が得られないという問題点
があった。
ＳＦＥＴ作製プロセスでは、前述のゲートとｎ＋層の分
Ｃｌｌはｎ÷領領域ゲートがら空間的に離すという観点
にのみ基づいており、前記作製プｉコセス中のアニール
に伴うｎ中層の拡散等のために、再現性がありかつ十分
な前記ゲートとｎ中層の分離が得られないという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、前記のゲート電極とｎ”Ｊ’５の分離をより
確実に行うとともに、これによりゲート容量を低減し、
低ソース抵抗を維持できる電界効果トランジスタおよび
その製造方法を得ることを目的とする。
たもので、前記のゲート電極とｎ”Ｊ’５の分離をより
確実に行うとともに、これによりゲート容量を低減し、
低ソース抵抗を維持できる電界効果トランジスタおよび
その製造方法を得ることを目的とする。
この発明に係る電界効果トランジスタおよびその製造方
法は、ゲート電極両側の半絶縁性半導体基板にｐ型イオ
ン注入領域を形成した後全面に絶縁膜を形成し、その後
この絶縁膜の上からｎ＋イオンを前記基板に注入し熱処
理を行うようにしたものである。
法は、ゲート電極両側の半絶縁性半導体基板にｐ型イオ
ン注入領域を形成した後全面に絶縁膜を形成し、その後
この絶縁膜の上からｎ＋イオンを前記基板に注入し熱処
理を行うようにしたものである。
この発明においては、ゲートとｎ＋層の間の９層が、ｎ
十層アニール工程におけるｎ＋層のゲート端部への拡散
等、他の何らかの原因によるｎ中層のゲート端への移動
を抑え、ｎ＋層とゲートとが直接接触することを回避す
る。
十層アニール工程におけるｎ＋層のゲート端部への拡散
等、他の何らかの原因によるｎ中層のゲート端への移動
を抑え、ｎ＋層とゲートとが直接接触することを回避す
る。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｄ）は本発明の一実施例による電界効果ト
ランジスタおよびその製造方法（ゲーＩ・とｎ中層の間
にｐｌｉを形成することを特徴とする耐熱性ゲー！・・
セルファラインＭＥＳＦＥＴの作製プロセス）を示し、
図において、１〜５は第２図に示すものと同一のもので
、７は絶縁膜、８はｐ層である。
図（ａ）〜（ｄ）は本発明の一実施例による電界効果ト
ランジスタおよびその製造方法（ゲーＩ・とｎ中層の間
にｐｌｉを形成することを特徴とする耐熱性ゲー！・・
セルファラインＭＥＳＦＥＴの作製プロセス）を示し、
図において、１〜５は第２図に示すものと同一のもので
、７は絶縁膜、８はｐ層である。
次に製造方法について説明する。
半絶縁性半導体基板１上にゲート電極を加工する（第１
．第２の工程）ところまでは、第２図（ａ）〜（Ｃ）に
示した従来プロセスと同様である。その後、第１図（ａ
）に示すように前記ゲート電極４をマスクとしてｐ型の
不純物を注入し、ゲート端近傍にｐ層８を形成する（第
３の工程）。そして第１図ｆｂ）に示すように基板１表
面に絶縁体薄膜７を形成しく第４の工程）、第１図（Ｃ
）に示すようにその上から０４″注入を行い（第５の工
程）、その後熱処理を行なってｎ十領域５を形成する（
第６の工程）。
．第２の工程）ところまでは、第２図（ａ）〜（Ｃ）に
示した従来プロセスと同様である。その後、第１図（ａ
）に示すように前記ゲート電極４をマスクとしてｐ型の
不純物を注入し、ゲート端近傍にｐ層８を形成する（第
３の工程）。そして第１図ｆｂ）に示すように基板１表
面に絶縁体薄膜７を形成しく第４の工程）、第１図（Ｃ
）に示すようにその上から０４″注入を行い（第５の工
程）、その後熱処理を行なってｎ十領域５を形成する（
第６の工程）。
この時、ｎ中層５は絶縁体薄膜７の厚み分だけゲート端
から離れて形成され、なおかつゲートとｎ＋ 一層５
の間にはｐ層がはさまれた構造となっている。
から離れて形成され、なおかつゲートとｎ＋ 一層５
の間にはｐ層がはさまれた構造となっている。
その後第１図（ｄ）に示すように前記ｎ十注入領域５上
にある絶縁性薄膜７を除去しく第７の工程）、最後に、
第２図（ｆ）に示すように前記ｎ十注入領域５上にオー
ミック電極６を形成する（第８の工程）。
にある絶縁性薄膜７を除去しく第７の工程）、最後に、
第２図（ｆ）に示すように前記ｎ十注入領域５上にオー
ミック電極６を形成する（第８の工程）。
次に作用効果について説明する。
第３図、第４図に示したゲート電極６とｎ中層５との分
離をはかるための従来の耐熱性ゲート・セルファライン
ＭＥＳＦＥＴ作製プロセスにおいては、空間的にゲート
電極６とｎ中層５とを分離することのみが主眼であり、
分離した後のｎ中層のゲート端への拡散等によるゲート
とｎ中層の再接触については考慮されてなかった。しか
し本実施例においては、デー１−ｉ極６とｎ”屓５間に
ｐ層８が形成されており、前記ｎ中層５のゲート端への
拡散等が生じても前記ｐ層８でｎ中層５のキャリア（電
子）は再結合されて、ゲート端までの拡散は生じにくく
なる。しかも、この現象のために第３図、第４図に示し
た従来プロセスに比し、ゲートとｎ４″層５間の分離距
離をより小さくすることができ、従って前述の０層３の
表面露出部分に形成される表面空乏層によるソース抵抗
の増加分も押えることができる。
離をはかるための従来の耐熱性ゲート・セルファライン
ＭＥＳＦＥＴ作製プロセスにおいては、空間的にゲート
電極６とｎ中層５とを分離することのみが主眼であり、
分離した後のｎ中層のゲート端への拡散等によるゲート
とｎ中層の再接触については考慮されてなかった。しか
し本実施例においては、デー１−ｉ極６とｎ”屓５間に
ｐ層８が形成されており、前記ｎ中層５のゲート端への
拡散等が生じても前記ｐ層８でｎ中層５のキャリア（電
子）は再結合されて、ゲート端までの拡散は生じにくく
なる。しかも、この現象のために第３図、第４図に示し
た従来プロセスに比し、ゲートとｎ４″層５間の分離距
離をより小さくすることができ、従って前述の０層３の
表面露出部分に形成される表面空乏層によるソース抵抗
の増加分も押えることができる。
なお、上記実施例ではｐ層、ｎ中層の形成方法としてイ
オン注入を用いたものを示したが、これは他の形成方法
例えばＭＯＣＶＤ、ＶＰＥ等の結晶戊辰法でもよい。
オン注入を用いたものを示したが、これは他の形成方法
例えばＭＯＣＶＤ、ＶＰＥ等の結晶戊辰法でもよい。
また、上記実施例では、半絶縁性半導体基板上で、ｎＪ
ピ、ｎ中層、ゲートとｎ中層間のｐ層による分離という
組み合せを用いたが、これは逆のｐ層、ｐ中層、ゲート
とｐ中層間の０層による分離と組み合せてもよく、上記
実施例と同様の効果を奏する。
ピ、ｎ中層、ゲートとｎ中層間のｐ層による分離という
組み合せを用いたが、これは逆のｐ層、ｐ中層、ゲート
とｐ中層間の０層による分離と組み合せてもよく、上記
実施例と同様の効果を奏する。
以上のように、この発明にかかる電界効果トランジスタ
およびその製造方法によれば、ゲートとｎ＋層の間にｐ
層を形成するようにしたので、ｎ＋層の拡散等によるゲ
ートとｎ◆屡の再接触を効果的に抑えることができ、こ
れによりゲートの高耐圧化、ゲート・ソース間容量の低
減化を図ることができるとともに、しきい値電圧の短チ
ヤネル効果を抑止し、低ソース抵抗を維持でＣる効果が
ある。
およびその製造方法によれば、ゲートとｎ＋層の間にｐ
層を形成するようにしたので、ｎ＋層の拡散等によるゲ
ートとｎ◆屡の再接触を効果的に抑えることができ、こ
れによりゲートの高耐圧化、ゲート・ソース間容量の低
減化を図ることができるとともに、しきい値電圧の短チ
ヤネル効果を抑止し、低ソース抵抗を維持でＣる効果が
ある。
第１図はこの発明の一実施例による耐熱性セルファライ
ンゲートＭＥＳＦＥＴの作製プロセスを示す図、第２図
は従来の耐熱性セルファラインゲートＭＥＳＦＥＴの作
製プロセスを示す図、第３図、第４図はそれぞれ従来の
他のプロセスを示す図、第５図は従来のリフ１−オフプ
ロセスによるＭＥＳＦＥＴの断面図である。 図において、１は半絶縁性半導体基板、２はフォトレジ
スト、３はｎ型の動作層、４は耐熱性ゲート電極、５は
ｎ４一層（ソース・ドレイン）、６はオーミック塩（垢
、７は絶縁性薄膜、８はｐ注入領域である。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 第３図 第４図 第５図 手続補正書（自発） 昭和６２年 ｅ月ａ３日 ２、発明の名称 電界効果トランジスタおよびその製造方法３、補正をす
る者 ５、補正の対象 明細書の特許請求の範囲の欄１発明の詳細な説明の欄１
図面の簡単な説明の欄、及び図面（第１図） ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り訂正する。 （２）明細書第３頁第９行の「塗布」を「成膜」に訂正
する。 （３）同第４頁第７行の「Ｔ字」を「Ｔ字型」に訂正す
る。 （４）同第７頁第１９行〜第２０行の「その上から」を
「フォトレジスト２ａを形成した後、」に訂正する。 （５）同第１０頁第１５行の「２は」を「２．２ａは」
に訂正する。 （６）第１図を別紙の通り訂正する。 以 上 特許請求の範囲 ＋１） ｉｉｉ界効果トランジスタにおいて、ｎ型半
絶縁性半導体基板の主面に形成されたｎ型能動層と、 前記基板主面上に形成された耐熱性高融点材料からなる
ゲート電極と、 該ゲート電極とｎ°ソース・ドレイン領域との間に形成
されたｐｉｉイオン注入領域とを備えたことを特徴とす
る電界効果トランジスタ。 （２） 電界効果トランジスタの製造方法において、
ｎ型半絶縁性半導体基板の主面にｎ型能動層を形成する
第１の工程と、 耐熱性高融点材料からなるゲート電極を前記半導体基板
主面上に形成する第２の工程と、前記ゲート電極をマス
クとしてｐ型選択イオン注入を行う第３の工程と、 前記半導体基板主面に絶縁性薄膜を形成する第４の工程
と、 前記絶縁性薄膜の上からこれを貫通してｎ゛選択イオン
注入を行う第５の工程と、 しかるのち熱処理を行う第６の工程と、前記ｎ゛注入領
域上の前記絶縁性薄膜を除去する第７の工程と、 前記ｎ゛注大領域にオーミック電極を形成する第８の工
程とを含むことを特徴とする電界効果トランジスタの製
造方法。 第１図
ンゲートＭＥＳＦＥＴの作製プロセスを示す図、第２図
は従来の耐熱性セルファラインゲートＭＥＳＦＥＴの作
製プロセスを示す図、第３図、第４図はそれぞれ従来の
他のプロセスを示す図、第５図は従来のリフ１−オフプ
ロセスによるＭＥＳＦＥＴの断面図である。 図において、１は半絶縁性半導体基板、２はフォトレジ
スト、３はｎ型の動作層、４は耐熱性ゲート電極、５は
ｎ４一層（ソース・ドレイン）、６はオーミック塩（垢
、７は絶縁性薄膜、８はｐ注入領域である。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 第３図 第４図 第５図 手続補正書（自発） 昭和６２年 ｅ月ａ３日 ２、発明の名称 電界効果トランジスタおよびその製造方法３、補正をす
る者 ５、補正の対象 明細書の特許請求の範囲の欄１発明の詳細な説明の欄１
図面の簡単な説明の欄、及び図面（第１図） ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り訂正する。 （２）明細書第３頁第９行の「塗布」を「成膜」に訂正
する。 （３）同第４頁第７行の「Ｔ字」を「Ｔ字型」に訂正す
る。 （４）同第７頁第１９行〜第２０行の「その上から」を
「フォトレジスト２ａを形成した後、」に訂正する。 （５）同第１０頁第１５行の「２は」を「２．２ａは」
に訂正する。 （６）第１図を別紙の通り訂正する。 以 上 特許請求の範囲 ＋１） ｉｉｉ界効果トランジスタにおいて、ｎ型半
絶縁性半導体基板の主面に形成されたｎ型能動層と、 前記基板主面上に形成された耐熱性高融点材料からなる
ゲート電極と、 該ゲート電極とｎ°ソース・ドレイン領域との間に形成
されたｐｉｉイオン注入領域とを備えたことを特徴とす
る電界効果トランジスタ。 （２） 電界効果トランジスタの製造方法において、
ｎ型半絶縁性半導体基板の主面にｎ型能動層を形成する
第１の工程と、 耐熱性高融点材料からなるゲート電極を前記半導体基板
主面上に形成する第２の工程と、前記ゲート電極をマス
クとしてｐ型選択イオン注入を行う第３の工程と、 前記半導体基板主面に絶縁性薄膜を形成する第４の工程
と、 前記絶縁性薄膜の上からこれを貫通してｎ゛選択イオン
注入を行う第５の工程と、 しかるのち熱処理を行う第６の工程と、前記ｎ゛注入領
域上の前記絶縁性薄膜を除去する第７の工程と、 前記ｎ゛注大領域にオーミック電極を形成する第８の工
程とを含むことを特徴とする電界効果トランジスタの製
造方法。 第１図
Claims (2)
- （１）電界効果トランジスタにおいて、 ｎ型半絶縁性半導体基板の主面に形成されたｎ型能動層
と、 前記基板主面上に形成された耐熱性高融点材料からなる
ゲート電極と、 該ゲート電極とｎ＾＋ソース・ドレイン領域との間に形
成されたｐ＾＋イオン注入領域とを備えたことを特徴と
する電界効果トランジスタ。 - （２）電界効果トランジスタの製造方法において、ｎ型
半絶縁性半導体基板の主面にｎ型能動層を形成する第１
の工程と、 耐熱性高融点材料からなるゲート電極を前記半導体基板
主面上に形成する第２の工程と、前記ゲート電極をマス
クとしてｐ型選択イオン注入を行う第３の工程と、 前記半導体基板主面に絶縁性薄膜を形成する第４の工程
と、 前記絶縁性薄膜の上からこれを貫通してｎ＾＋選択イオ
ン注入を行う第５の工程と、 しかるのち熱処理を行う第６の工程と、 前記ｎ＾＋注入領域上の前記絶縁性薄膜を除去する第７
の工程と、 前記ｎ＾＋注入領域にオーミック電極を形成する第８の
工程とを含むことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022707A JPH07111977B2 (ja) | 1986-02-04 | 1986-02-04 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022707A JPH07111977B2 (ja) | 1986-02-04 | 1986-02-04 | 電界効果トランジスタおよびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29170796A Division JPH09275111A (ja) | 1996-11-01 | 1996-11-01 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202561A true JPS62202561A (ja) | 1987-09-07 |
| JPH07111977B2 JPH07111977B2 (ja) | 1995-11-29 |
Family
ID=12090319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022707A Expired - Lifetime JPH07111977B2 (ja) | 1986-02-04 | 1986-02-04 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111977B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009085253A (ja) * | 2007-09-27 | 2009-04-23 | Hitachi Metals Techno Ltd | チェン |
| US11415196B2 (en) | 2017-12-18 | 2022-08-16 | Daido Kogyo Co., Ltd. | Roller chain |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114870A (ja) * | 1982-12-22 | 1984-07-03 | Hitachi Ltd | 電界効果トランジスタ |
| JPS59147464A (ja) * | 1983-02-10 | 1984-08-23 | Nec Corp | 電界効果トランジスタ |
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-02-04 JP JP61022707A patent/JPH07111977B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114870A (ja) * | 1982-12-22 | 1984-07-03 | Hitachi Ltd | 電界効果トランジスタ |
| JPS59147464A (ja) * | 1983-02-10 | 1984-08-23 | Nec Corp | 電界効果トランジスタ |
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009085253A (ja) * | 2007-09-27 | 2009-04-23 | Hitachi Metals Techno Ltd | チェン |
| US11415196B2 (en) | 2017-12-18 | 2022-08-16 | Daido Kogyo Co., Ltd. | Roller chain |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111977B2 (ja) | 1995-11-29 |
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