JPS59147464A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS59147464A JPS59147464A JP58021105A JP2110583A JPS59147464A JP S59147464 A JPS59147464 A JP S59147464A JP 58021105 A JP58021105 A JP 58021105A JP 2110583 A JP2110583 A JP 2110583A JP S59147464 A JPS59147464 A JP S59147464A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関し、特に電流飽和性
がよく相互コンダクタンスの大きな電界効果トランジス
タに関するものである。
がよく相互コンダクタンスの大きな電界効果トランジス
タに関するものである。
Ｇ、Ａｓ半導体はＳｌに較べて５〜６倍と大きな電子移
動度を有し、この高速性に大きな特長がおるために、近
年、超高速集積回路に応用する研究開発が活発に行なわ
れている。このＧｃＬＡＳ集積回路の能動素子としては
、ショットキーバリアゲート型、または接合ゲート型の
電界効果トランジスタ（ＦＥＴ）が用いられる。どちら
もゲート下の空乏層の厚さを制御することは同じで、制
御する物理的原理が異なるだけであるだめ、ここではシ
ｍｙトキーバリアゲー１電界効果トランジスタ（ＭＰＳ
ＦＥＴ）を中心に述べる。
動度を有し、この高速性に大きな特長がおるために、近
年、超高速集積回路に応用する研究開発が活発に行なわ
れている。このＧｃＬＡＳ集積回路の能動素子としては
、ショットキーバリアゲート型、または接合ゲート型の
電界効果トランジスタ（ＦＥＴ）が用いられる。どちら
もゲート下の空乏層の厚さを制御することは同じで、制
御する物理的原理が異なるだけであるだめ、ここではシ
ｍｙトキーバリアゲー１電界効果トランジスタ（ＭＰＳ
ＦＥＴ）を中心に述べる。
従来から用いられているＭＰＳＦＥＴの構造は、第１図
に示すように半絶縁性ＧｅＬＡｓ基板４０表面部に厚さ
約０．１μ＋１′１、不純物＠度約２ＸＩＱ１？ｃｒ−
３のｎ形動作層領域５が選択的にちり、この口形動作層
５の上にシｗｙトキーグート電極１があり、このゲート
電極ｊの両側に接近しＧｇＡｓ基板４の中にｎ形動作Ｍ
５と接したソースおよびドレイン領域としての０＋高濃
度層６，７があり、このｎ高濃度層６．７上にソースお
よびドレインとしてのオーミック性を極２，３があるも
のでおる。また、第２図に示すように）°レイン耐圧を
得るためゲート部１とｎ＋高ｔｎ度度胸、７の間に０．
１〜０５μｍの間隙を設けたものも提案されている。一
般にｎ＋＋濃度層６．７はゲート電極パターン１をマス
クにしてイオン注入により自己整合的（こ形成される。
に示すように半絶縁性ＧｅＬＡｓ基板４０表面部に厚さ
約０．１μ＋１′１、不純物＠度約２ＸＩＱ１？ｃｒ−
３のｎ形動作層領域５が選択的にちり、この口形動作層
５の上にシｗｙトキーグート電極１があり、このゲート
電極ｊの両側に接近しＧｇＡｓ基板４の中にｎ形動作Ｍ
５と接したソースおよびドレイン領域としての０＋高濃
度層６，７があり、このｎ高濃度層６．７上にソースお
よびドレインとしてのオーミック性を極２，３があるも
のでおる。また、第２図に示すように）°レイン耐圧を
得るためゲート部１とｎ＋高ｔｎ度度胸、７の間に０．
１〜０５μｍの間隙を設けたものも提案されている。一
般にｎ＋＋濃度層６．７はゲート電極パターン１をマス
クにしてイオン注入により自己整合的（こ形成される。
また、第２図のようにゲート１とｎ＋＋濃度層６，７と
の間に間隙を設ける場合は、ゲート電極パターン１の脇
（こＰ縁物々どによる側壁を付加してイオン注入を行う
。
の間に間隙を設ける場合は、ゲート電極パターン１の脇
（こＰ縁物々どによる側壁を付加してイオン注入を行う
。
このよりなＦＢＴでは、ソース部のｎ＋＋濃度層６をゲ
ート部１に接近させてソース直列抵抗を小さくするとと
により負帰還による相互コンダクタンスｐｍの低下を妨
いでいる。そして、ゲート長を短かくする仁とにより、
動作層抵抗が小さくなり相互コンダクタンスｙｍが大き
く浸り、ゲート下空乏層のゲート容部も小さくなること
により、高ａ動作が可能に々る。
ート部１に接近させてソース直列抵抗を小さくするとと
により負帰還による相互コンダクタンスｐｍの低下を妨
いでいる。そして、ゲート長を短かくする仁とにより、
動作層抵抗が小さくなり相互コンダクタンスｙｍが大き
く浸り、ゲート下空乏層のゲート容部も小さくなること
により、高ａ動作が可能に々る。
しかし、ゲート長が約１μｍより短かくなると、ドレイ
ンコンダクタンスｙＤが大きくなす、ケート遮断ｍ圧Ｖ
Ｔが急激ｔこ負方向ｌこ増大し特性のばらつきも犬きく
なるという短チヤネル効果の問題が生じた。との現蒙と
し、てけ、崖絶縁性Ｇ＋ｚ＋Ａｓ基板中には自由キャリ
アはほとんど存在しないはずで＋ あるが、ｎ高濃度層が接すると、ボルツマン法則に従う
常温３００にの熱拡帛にょシ判′絶縁性基板中に電子が
注入され、この電子がドレインとソース間の電界に引か
れて空間電荷制限電流を水成することによりドレインコ
ンダクタンスＰＩ）を大きくし、かつ、ゲート下の空乏
層が絶縁基板中へも伸びて空間電荷制限電流を制御する
ようになるため、ゲートａ断電圧ＶＴが深くなることで
ある。
ンコンダクタンスｙＤが大きくなす、ケート遮断ｍ圧Ｖ
Ｔが急激ｔこ負方向ｌこ増大し特性のばらつきも犬きく
なるという短チヤネル効果の問題が生じた。との現蒙と
し、てけ、崖絶縁性Ｇ＋ｚ＋Ａｓ基板中には自由キャリ
アはほとんど存在しないはずで＋ あるが、ｎ高濃度層が接すると、ボルツマン法則に従う
常温３００にの熱拡帛にょシ判′絶縁性基板中に電子が
注入され、この電子がドレインとソース間の電界に引か
れて空間電荷制限電流を水成することによりドレインコ
ンダクタンスＰＩ）を大きくし、かつ、ゲート下の空乏
層が絶縁基板中へも伸びて空間電荷制限電流を制御する
ようになるため、ゲートａ断電圧ＶＴが深くなることで
ある。
半絶縁性基板中への電子の熱拡散を防ぐには、簡単には
Ｓ１集積回路で用いられる第３図に示すようなｎｐ逆接
合の分離ｌこよることができる。ｎ形動作／！＃５およ
びｎ高濃度層６，７の周囲にｐ形層８を設け、ｎｆ）接
合の拡散電位により発生した空乏層を障壁とするもので
ある。しかし、この上う々構造ではゲート空乏層容素を
含めたｎ形動作層５周辺の空乏層容重が大きくなるため
、高速動作が得られなくなる。
Ｓ１集積回路で用いられる第３図に示すようなｎｐ逆接
合の分離ｌこよることができる。ｎ形動作／！＃５およ
びｎ高濃度層６，７の周囲にｐ形層８を設け、ｎｆ）接
合の拡散電位により発生した空乏層を障壁とするもので
ある。しかし、この上う々構造ではゲート空乏層容素を
含めたｎ形動作層５周辺の空乏層容重が大きくなるため
、高速動作が得られなくなる。
本発明の目的は上記のような問題点を除き、ゲート長が
短かくしても、ドレインコンダクタンスｊｒｎやゲート
遮断′亀圧ＶＴが深くなるという短チヤネル効果を＜Ｊ
＞なくしてドレイン飽和特性およびゲート遮断電圧ＶＴ
の精度を向上させ、しかも空乏層容■を太きくしないよ
うにして高速動作を可能にしたｒｌ尤界効是トランジス
タを提供することにある。
短かくしても、ドレインコンダクタンスｊｒｎやゲート
遮断′亀圧ＶＴが深くなるという短チヤネル効果を＜Ｊ
＞なくしてドレイン飽和特性およびゲート遮断電圧ＶＴ
の精度を向上させ、しかも空乏層容■を太きくしないよ
うにして高速動作を可能にしたｒｌ尤界効是トランジス
タを提供することにある。
すなわち１本発明で１は動作層下には逆極性の不純物層
を設けずに高濃度層の近傍のみに逆極性の不純物層を設
けた電界効果トランジスタが得られる。
を設けずに高濃度層の近傍のみに逆極性の不純物層を設
けた電界効果トランジスタが得られる。
本発明の電５？−巧ＪりＩ：トランジスタを実施例によ
り説明する。第４１’４ａ、第５図が本発明の電界効果
トランジスタを示す断面図である。第４図はｎ＋＋濃度
層６，７がゲート電極１に接近して設けたものであり、
第５図はｎ＋高濃度Ｍ６，７０間に約０１５μｍの間隙
を設けたものである。不純物層はイオン注入により形成
するため、ガウス分布の形状で指定する。Ｃｒ濃度１ｗ
ｔｐｐｍの半絶縁性Ｇ（ＺＡ！！基板４に、Ｓｉを不純
物としたピークキャリア７ＩｌＩ度約２、ＯＸ１０１７
”凧−３、ピーク！農度深さ約４５ＯＡ、標準偏差約２
３ＯＡのｎ形不純物層５があり、との表面にゲート長０
．５ＩＬ＋ｎのアルミニウムのゲート電極１があり、こ
のゲート電極１の両側に８１を不純物としたピークキャ
リア濃度的１．５ｘ１０１８伽−３、ピーク濃度深さ約
４５０Ａ、標準偏差Ｆ＋２３０にのｎ＋高高濃 度胸６，７があり、このｎ高濃度層６，７の下にＭ。
り説明する。第４１’４ａ、第５図が本発明の電界効果
トランジスタを示す断面図である。第４図はｎ＋＋濃度
層６，７がゲート電極１に接近して設けたものであり、
第５図はｎ＋高濃度Ｍ６，７０間に約０１５μｍの間隙
を設けたものである。不純物層はイオン注入により形成
するため、ガウス分布の形状で指定する。Ｃｒ濃度１ｗ
ｔｐｐｍの半絶縁性Ｇ（ＺＡ！！基板４に、Ｓｉを不純
物としたピークキャリア７ＩｌＩ度約２、ＯＸ１０１７
”凧−３、ピーク！農度深さ約４５ＯＡ、標準偏差約２
３ＯＡのｎ形不純物層５があり、との表面にゲート長０
．５ＩＬ＋ｎのアルミニウムのゲート電極１があり、こ
のゲート電極１の両側に８１を不純物としたピークキャ
リア濃度的１．５ｘ１０１８伽−３、ピーク濃度深さ約
４５０Ａ、標準偏差Ｆ＋２３０にのｎ＋高高濃 度胸６，７があり、このｎ高濃度層６，７の下にＭ。
を不純物としたピークキャリア濃度的１．５Ｘ１０１６
ｃｎ＆−３、ビーク７肩度深さ約１５００λ、標準偏差
約８０ＯＡの逆極性のｎ形層９，１０があり、層高濃度
層６，７の表面にソースおよびドレインのオーミック性
雫８ｉｉ２．３がある雪、界効果トランジスタである。
ｃｎ＆−３、ビーク７肩度深さ約１５００λ、標準偏差
約８０ＯＡの逆極性のｎ形層９，１０があり、層高濃度
層６，７の表面にソースおよびドレインのオーミック性
雫８ｉｉ２．３がある雪、界効果トランジスタである。
ピークキャリア濃度としては、ｎ形不純物５を基準番こ
してｎ高濃度層６，７を約１０倍（こ、ｎ形層９．１０
を゛約１／１ｏに設定しである。イオン注入したｐ形層
のピークはｎ高濃度＄６．７のすそ部で同ｌ農度になる
深さに重ねてあり、これよりも閂くなるとｐ形不純物が
優位になり、空乏層が発生する。また、ｎ形層９，１０
の角度はｎ形層５に影響を与えないように、ｎ形層の１
／１ｏにしであるが、最高でも１／４以下であることが
望ましい。ｎ形層５およびｎ＋高、〆農度胸６，７のピ
ーク濃度深さは同じにしてあり、ｎ高濃度層および電子
の横方同座がりを少なくしである。
してｎ高濃度層６，７を約１０倍（こ、ｎ形層９．１０
を゛約１／１ｏに設定しである。イオン注入したｐ形層
のピークはｎ高濃度＄６．７のすそ部で同ｌ農度になる
深さに重ねてあり、これよりも閂くなるとｐ形不純物が
優位になり、空乏層が発生する。また、ｎ形層９，１０
の角度はｎ形層５に影響を与えないように、ｎ形層の１
／１ｏにしであるが、最高でも１／４以下であることが
望ましい。ｎ形層５およびｎ＋高、〆農度胸６，７のピ
ーク濃度深さは同じにしてあり、ｎ高濃度層および電子
の横方同座がりを少なくしである。
ｎ＋−高ｌ１度Ｉｊ１４６、７１±ゲート電極パターン
をマスクにイオン注入して自己整合的に形成するが、こ
の前あるいは後にフート電極パターンをマスクにｎ形層
９，１０をｎ市儂層６，７より深く形成すればよく、ｐ
形層のほうが横方同座がりが大きくなりｎ″−高＋１υ
ｑ：Ｊ脅を包むような形状（こなる。
をマスクにイオン注入して自己整合的に形成するが、こ
の前あるいは後にフート電極パターンをマスクにｎ形層
９，１０をｎ市儂層６，７より深く形成すればよく、ｐ
形層のほうが横方同座がりが大きくなりｎ″−高＋１υ
ｑ：Ｊ脅を包むような形状（こなる。
一般に■形形動炭層ｈ渚電層のｎ形イオンとしてはシリ
コンＳ１１．イオウＳなどが用いられるが、逆極性のｎ
３ヒ不紳物としては、ベリウノ−Ｔ３ｅ、マグネシウム
Ｍ２．１ｌｌｉ釦Ｚ。、カドニウムＣｄなどを用いるこ
とができＺ・。叶だ、反対に動作不純物層および高濃度
不純物層にｐ形を用いたときは、逆極１牛の不純物層と
してｎ形不純物を用いればよい。
コンＳ１１．イオウＳなどが用いられるが、逆極性のｎ
３ヒ不紳物としては、ベリウノ−Ｔ３ｅ、マグネシウム
Ｍ２．１ｌｌｉ釦Ｚ。、カドニウムＣｄなどを用いるこ
とができＺ・。叶だ、反対に動作不純物層および高濃度
不純物層にｐ形を用いたときは、逆極１牛の不純物層と
してｎ形不純物を用いればよい。
次に本発明の′、π胛効里トランジスター／−↑す造方
法の実施例により脱明する。第６図＋ａｌ〜（ｈｌが？
′！造工程を示す断面図である。第６図（ａｌのように
Ｃ「ドーグ半絶縁性ＧａＡｓ基板４にホトレジスト膜を
マスクとしてＳｉイオンを加速電圧５０ＫｅＶ、ドーズ
量１．６５ＸＩＱ１２ｃｍ−２でイオン注入し、ＦＥＴ
動作層領域となるｎ形不純物層５を形成し、第６図（ｂ
ｌのように全面に蒸着した厚さ０．６μｍのアルミニウ
ムをホトレジスト膜をマスクにしてサイドエツチングし
ゲート長０５μｍηのゲートパターン１１およびＦＥＴ
領域の周辺を榎う部分１２を形成し、第６図（ｃｌのよ
う（こ全面金プラズマ窒化膜厚さ０１５μｍで覆い、平
行電極型ドライエツチング（ＲＩＦＥ）によりＣＦ４＋
Ｈ２ガスを用いて垂直にエツチングすることにより、幅
０．１．５μｍの側壁１３をゲートパターン１１に付加
し、第６図（ｄｌのようにゲートパターン１１および側
壁１２をマスクにしＭｙイオンを加速電圧１３０ＫｅＶ
、ドーズＪｉ：３ｘ１０１１嬬−２でイオン注入して逆
極性のｎ形層９，１０を形成し、第６図ｔｅｌのよう（
こＳ、イオンを加速電圧５０ＫｅＶ、ドーズｊｉ３．５
ｘ１０’３ｍ−２でイオン注入し、ソース部およびドレ
イン部としてのｎ＋高ｌ屡度度胸、７を形成し、第６図
ｔｆ１のようにプラズマ窒化膜１４厚さ０４μｍで全面
を覆い、第６図１）のようにレジストを塗布して平坦に
なった表面からレジストと窒化膜１４をほぼ等しい速度
でドライエツチングして平坦化する方法により、プラズ
マ窒化膜１４の上部をエツチング除去し、アルミニウム
のゲートパターン１１を露出させ、ゲートパターンのア
ルミニウム１１をリン酸でエツチング除去してゲート開
口１５を設け、全面をシリコン酸化膜で覆って８００℃
２０分の熱処理によりイオン注入層５，６，７，９．１
０の結晶性を回律し、シリコン酸化膜をバッファド弗酸
でエツチング除去し、第６図（ｈｌのようにゲート開口
１５ｊこアルミニウムのオーバーレイゲート電極１を設
け、ｎ″−高濃度層６，７上にソースおよびドレインの
ＡｌｌＧｅＮｉオーミック性電極２，３を設けることに
より、層高濃度層６，７の近傍のみが逆極性のｐ形不純
物層９，１０で包まれたＧαＡｓシｖｓｙトキーバリア
ゲート型電界効果トランジスタが得られる。
法の実施例により脱明する。第６図＋ａｌ〜（ｈｌが？
′！造工程を示す断面図である。第６図（ａｌのように
Ｃ「ドーグ半絶縁性ＧａＡｓ基板４にホトレジスト膜を
マスクとしてＳｉイオンを加速電圧５０ＫｅＶ、ドーズ
量１．６５ＸＩＱ１２ｃｍ−２でイオン注入し、ＦＥＴ
動作層領域となるｎ形不純物層５を形成し、第６図（ｂ
ｌのように全面に蒸着した厚さ０．６μｍのアルミニウ
ムをホトレジスト膜をマスクにしてサイドエツチングし
ゲート長０５μｍηのゲートパターン１１およびＦＥＴ
領域の周辺を榎う部分１２を形成し、第６図（ｃｌのよ
う（こ全面金プラズマ窒化膜厚さ０１５μｍで覆い、平
行電極型ドライエツチング（ＲＩＦＥ）によりＣＦ４＋
Ｈ２ガスを用いて垂直にエツチングすることにより、幅
０．１．５μｍの側壁１３をゲートパターン１１に付加
し、第６図（ｄｌのようにゲートパターン１１および側
壁１２をマスクにしＭｙイオンを加速電圧１３０ＫｅＶ
、ドーズＪｉ：３ｘ１０１１嬬−２でイオン注入して逆
極性のｎ形層９，１０を形成し、第６図ｔｅｌのよう（
こＳ、イオンを加速電圧５０ＫｅＶ、ドーズｊｉ３．５
ｘ１０’３ｍ−２でイオン注入し、ソース部およびドレ
イン部としてのｎ＋高ｌ屡度度胸、７を形成し、第６図
ｔｆ１のようにプラズマ窒化膜１４厚さ０４μｍで全面
を覆い、第６図１）のようにレジストを塗布して平坦に
なった表面からレジストと窒化膜１４をほぼ等しい速度
でドライエツチングして平坦化する方法により、プラズ
マ窒化膜１４の上部をエツチング除去し、アルミニウム
のゲートパターン１１を露出させ、ゲートパターンのア
ルミニウム１１をリン酸でエツチング除去してゲート開
口１５を設け、全面をシリコン酸化膜で覆って８００℃
２０分の熱処理によりイオン注入層５，６，７，９．１
０の結晶性を回律し、シリコン酸化膜をバッファド弗酸
でエツチング除去し、第６図（ｈｌのようにゲート開口
１５ｊこアルミニウムのオーバーレイゲート電極１を設
け、ｎ″−高濃度層６，７上にソースおよびドレインの
ＡｌｌＧｅＮｉオーミック性電極２，３を設けることに
より、層高濃度層６，７の近傍のみが逆極性のｐ形不純
物層９，１０で包まれたＧαＡｓシｖｓｙトキーバリア
ゲート型電界効果トランジスタが得られる。
シｗットキーゲート金柘１としては、Ａｔ以外に、Ｔ＋
ｒＣｒｒＭｏ＋Ｗ＋’ｒ＋Ｗ＋Ｗ８＋などを用いること
ができる。
ｒＣｒｒＭｏ＋Ｗ＋’ｒ＋Ｗ＋Ｗ８＋などを用いること
ができる。
また、第６図（ｈｌｆこおいてゲート開口１５（こｐ型
不純物を拡散してオーミック性電極１を形成することに
より、ＧσＡｓ接合ゲート型電界効果トランジスタとす
ることができる。
不純物を拡散してオーミック性電極１を形成することに
より、ＧσＡｓ接合ゲート型電界効果トランジスタとす
ることができる。
本発明のＦＥＴを従来のものと比較をしてみる。
本実施例において逆極性のｐ形層を設けないものでは、
給位ゲート幅あたりの相互コンダクタンスｙｍは２８０
ｍ３／ｍｍであり、ドレインコンダクタンスＦＤも６０
ｍ５／ｒｒＩｍと大きい。ｐ形層を設けることにより相
互コンダクタンスＰｍは２６０ｍ５／ｍｍでほとんど変
らないが、ドレインコンダクタンスＩＤは１３ｍ８７ｍ
ｍと小さくなり、従来のものｆこ比べて２０チに低減さ
れた。また、ゲート遮断電圧ＶＴについて、ゲート長が
１０μｍから０．５μｍに小さくなると、ｐ形層がない
ものでは＋０１２ｖかも一０１６ｖに変化したが、ｐ形
層があるものでは＋０．１０Ｖから＋〇、０２３Ｖに変
化しただけであシ、ゲート長による変動が小さくなった
。また、ウェハ内のＶＴのばらつき（標準偏差）は、ゲ
ート長０．５μｍでＶＴ十０．１０Ｖ前（、花）もので
比較すると、０．１３Ｖから０．０２５Ｖと２０％（こ
低減されている。
給位ゲート幅あたりの相互コンダクタンスｙｍは２８０
ｍ３／ｍｍであり、ドレインコンダクタンスＦＤも６０
ｍ５／ｒｒＩｍと大きい。ｐ形層を設けることにより相
互コンダクタンスＰｍは２６０ｍ５／ｍｍでほとんど変
らないが、ドレインコンダクタンスＩＤは１３ｍ８７ｍ
ｍと小さくなり、従来のものｆこ比べて２０チに低減さ
れた。また、ゲート遮断電圧ＶＴについて、ゲート長が
１０μｍから０．５μｍに小さくなると、ｐ形層がない
ものでは＋０１２ｖかも一０１６ｖに変化したが、ｐ形
層があるものでは＋０．１０Ｖから＋〇、０２３Ｖに変
化しただけであシ、ゲート長による変動が小さくなった
。また、ウェハ内のＶＴのばらつき（標準偏差）は、ゲ
ート長０．５μｍでＶＴ十０．１０Ｖ前（、花）もので
比較すると、０．１３Ｖから０．０２５Ｖと２０％（こ
低減されている。
また、−Ｆ、／Ｄ型論理Ｔｉ’Ｅ’Ｉ’回路でマスタ−
スレーブ１／２分周器を溝成すると、最新動作周波数と
してｐ形層が々いものでは１．５０Ｈｚであるが、９層
があるものでｋｉ３．８ＧＨｚの１／２分周動作を確認
することができた。この要因としては、ドレインコンダ
クタンスタＤが小さくなり直流伝達利得が大きくなった
こと、ゲート遮断電圧ＶＴのばらつきが小さくなったこ
となどが考えられる。
スレーブ１／２分周器を溝成すると、最新動作周波数と
してｐ形層が々いものでは１．５０Ｈｚであるが、９層
があるものでｋｉ３．８ＧＨｚの１／２分周動作を確認
することができた。この要因としては、ドレインコンダ
クタンスタＤが小さくなり直流伝達利得が大きくなった
こと、ゲート遮断電圧ＶＴのばらつきが小さくなったこ
となどが考えられる。
このようにｎ十導電層下に逆極性のｐ形層を設けること
により短チヤネル効果を低減することができ、高速の論
理動作が得ることができる。このことから、本発明の効
果は明らかである。
により短チヤネル効果を低減することができ、高速の論
理動作が得ることができる。このことから、本発明の効
果は明らかである。
尚、上記実施例ではＧａＡｓを用いたシ、ットキーバＩ
ＪＴ形電界効果トランジスタ（こついて述べたが、本発
明は絶縁ゲート形電界効果トランジスタ、例えば半絶縁
性ＩｎＰ結晶をチャネルとするエンノ・ンスメント型Ｍ
Ｉ８ＦＥＴや高抵抗ＧｇＡｓをチャネルとし空乏化した
ＡｔＧａＡｓを用いた絶縁性ゲートを有する電界効果ト
ランジスタ等憂こ適用しても有効である。
ＪＴ形電界効果トランジスタ（こついて述べたが、本発
明は絶縁ゲート形電界効果トランジスタ、例えば半絶縁
性ＩｎＰ結晶をチャネルとするエンノ・ンスメント型Ｍ
Ｉ８ＦＥＴや高抵抗ＧｇＡｓをチャネルとし空乏化した
ＡｔＧａＡｓを用いた絶縁性ゲートを有する電界効果ト
ランジスタ等憂こ適用しても有効である。
第１図、ＰｇＺ図は従来の高濃度層を自己整合法により
ゲート電極に接近して設けたＦＦｊＴ、第３図はＦＦｆ
Ｔ周辺をｎｐ逆接合により分離したＦＩｉｆＴ。 第４図、第５図は本発明の高濃度不純物層からの電子の
熱拡散を防ぐために、高濃度不純物層の近傍のみを反対
の極性の不純物で包んだ１”ＴｉｔＴである。第６図（
Ｒ１−内は本発明Ｆ’ＥＴの製造方法の実施例を説明す
るための図で主要工程における電界効果トランジスタの
断面図を示す。 図において、］けゲート電極、２はソー・スミ極、３は
ドレイン電極、４は半絶縁性牛導体基板、５は動作不純
物層、６，７砿高濃度不純物層、８，９１０は逆極性の
不純物層、１１はゲートパターン、１３は側壁、１４は
被覆膜、１５はゲート開口であ第１同第２同 第６口 （ｂ）（ｆ） （ｃ）とｇ） 手続補正書（＠裕） １．事件の表示昭和５８年Ｐ１咋願第０２１１０５跨２
、誹明の名称電界効果トランジスタ ３、補正をする者 事件との関係出願人 東京都港区芝五丁「１３３番１号 （４２３）日本電気株式会社 代表者関本忠弘 ４、代理人 〒１０８東ｌｉｔ’／ｉｊｉ港区芝？ｉ、”Ｉ°目３７
番８′；′ｆ住友：Ｆ、ｌＴｌビル帥 ６、補正の内容 １）明細書第２頁第１４行目に「動作層領域５」とある
のを「チャネル層領域５Ｊと補正する。 ２）明細書第２頁第１４行目に「ｎ形動炭層５」とある
のを「ｎ形チャネル層５」と補正する。 ３）明細書第２頁第１７行目Ｋ「ｎ形動炭層５」とある
のを「ｎ形チャネル層５」と補正する。 ４）明細書第２頁第１９行目から第２０行目に「オーミ
ック性電極２．３」とあるのを「オーム性電極２．３」
と補正する。 ５）明細書第３頁第１４行目に「動作層抵抗Ｊとあるの
を「−チャネル層抵抗」と補正する。 ６）Ｅ！Ａ細書第４頁第１４行月から第１５行目に「ｎ
形動炭層５」とあるのを「ｎ形チャネル層５ｊと補正す
る。 ７）ＢＡｍ書第４頁第１８行目ＫＴｎ形動作ノー５」と
あるのをｌ−ｎ型チャネル層５」と補正する。 ８）明卸）書記５頁第９行目Ｋ「動作層」とあるのを「
チャネル層」と補正１゛る。 １０）明細書第６負第１２行目から第１３行目にＦオー
ミック性電極２．３」とあるのを［−メーム性電極２．
３」と補正する。 ＩＩ）明却１書第７頁第１２行目に「ｎ形動炭層」とあ
るのをＵｎ形チャネル層」と補正１゛る。 １２）明細書第８頁第４行目にｌ””ＦＢＴ動作層」と
あるのをｒＦＢＴチャネル層」と補正する。 １３）明細書第９頁第１５行目に（−オーミック性電極
２．３」とあるのを１オーム性箪極２．３」と補正する
。 １４）明細書第１０頁第３行目に「オーミック性電極１
」とあるのを「オーム性電極１」と補正する。 】５）明細書第１２負第１５行目に「動作不純物層」と
あるのを「チャネル不純物層」と補正する。 １６）明細書６５付図面の第１〜５図、および第６図（
，１１〜（ｈｌを別紙図面のように補正する。 皿＼ 代理人弁理士内原− パ＼乞 第３図 ’８ｑ−ｉ第５図 （ｂ）（ｆ） １５６図
ゲート電極に接近して設けたＦＦｊＴ、第３図はＦＦｆ
Ｔ周辺をｎｐ逆接合により分離したＦＩｉｆＴ。 第４図、第５図は本発明の高濃度不純物層からの電子の
熱拡散を防ぐために、高濃度不純物層の近傍のみを反対
の極性の不純物で包んだ１”ＴｉｔＴである。第６図（
Ｒ１−内は本発明Ｆ’ＥＴの製造方法の実施例を説明す
るための図で主要工程における電界効果トランジスタの
断面図を示す。 図において、］けゲート電極、２はソー・スミ極、３は
ドレイン電極、４は半絶縁性牛導体基板、５は動作不純
物層、６，７砿高濃度不純物層、８，９１０は逆極性の
不純物層、１１はゲートパターン、１３は側壁、１４は
被覆膜、１５はゲート開口であ第１同第２同 第６口 （ｂ）（ｆ） （ｃ）とｇ） 手続補正書（＠裕） １．事件の表示昭和５８年Ｐ１咋願第０２１１０５跨２
、誹明の名称電界効果トランジスタ ３、補正をする者 事件との関係出願人 東京都港区芝五丁「１３３番１号 （４２３）日本電気株式会社 代表者関本忠弘 ４、代理人 〒１０８東ｌｉｔ’／ｉｊｉ港区芝？ｉ、”Ｉ°目３７
番８′；′ｆ住友：Ｆ、ｌＴｌビル帥 ６、補正の内容 １）明細書第２頁第１４行目に「動作層領域５」とある
のを「チャネル層領域５Ｊと補正する。 ２）明細書第２頁第１４行目に「ｎ形動炭層５」とある
のを「ｎ形チャネル層５」と補正する。 ３）明細書第２頁第１７行目Ｋ「ｎ形動炭層５」とある
のを「ｎ形チャネル層５」と補正する。 ４）明細書第２頁第１９行目から第２０行目に「オーミ
ック性電極２．３」とあるのを「オーム性電極２．３」
と補正する。 ５）明細書第３頁第１４行目に「動作層抵抗Ｊとあるの
を「−チャネル層抵抗」と補正する。 ６）Ｅ！Ａ細書第４頁第１４行月から第１５行目に「ｎ
形動炭層５」とあるのを「ｎ形チャネル層５ｊと補正す
る。 ７）ＢＡｍ書第４頁第１８行目ＫＴｎ形動作ノー５」と
あるのをｌ−ｎ型チャネル層５」と補正する。 ８）明卸）書記５頁第９行目Ｋ「動作層」とあるのを「
チャネル層」と補正１゛る。 １０）明細書第６負第１２行目から第１３行目にＦオー
ミック性電極２．３」とあるのを［−メーム性電極２．
３」と補正する。 ＩＩ）明却１書第７頁第１２行目に「ｎ形動炭層」とあ
るのをＵｎ形チャネル層」と補正１゛る。 １２）明細書第８頁第４行目にｌ””ＦＢＴ動作層」と
あるのをｒＦＢＴチャネル層」と補正する。 １３）明細書第９頁第１５行目に（−オーミック性電極
２．３」とあるのを１オーム性箪極２．３」と補正する
。 １４）明細書第１０頁第３行目に「オーミック性電極１
」とあるのを「オーム性電極１」と補正する。 】５）明細書第１２負第１５行目に「動作不純物層」と
あるのを「チャネル不純物層」と補正する。 １６）明細書６５付図面の第１〜５図、および第６図（
，１１〜（ｈｌを別紙図面のように補正する。 皿＼ 代理人弁理士内原− パ＼乞 第３図 ’８ｑ−ｉ第５図 （ｂ）（ｆ） １５６図
Claims (1)
- 高抵抗半導体層上にチャネル領域をはさんで、該チャネ
ルにキャリアを供給する一導電型不純物半導体層からな
るソース及びドレイン領域と、該チャネルのキャリア数
を制御するゲート電極を具備した電界効果トランジスタ
において、前記ソース及びドレイン領域の一導電型不純
物半導体層に接するように高抵抗半導体層側に反対の極
性を有する不純物半導体層を設けてなることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021105A JPS59147464A (ja) | 1983-02-10 | 1983-02-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021105A JPS59147464A (ja) | 1983-02-10 | 1983-02-10 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147464A true JPS59147464A (ja) | 1984-08-23 |
Family
ID=12045590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021105A Pending JPS59147464A (ja) | 1983-02-10 | 1983-02-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147464A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175864A2 (en) * | 1984-08-27 | 1986-04-02 | International Business Machines Corporation | Self-aligned metal-semiconductor field effect transistor |
| EP0181091A2 (en) * | 1984-11-02 | 1986-05-14 | Kabushiki Kaisha Toshiba | Schottky gate field effect transistor and manufacturing method thereof |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| JPS61222271A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| EP0203516A2 (en) * | 1985-05-22 | 1986-12-03 | Hitachi, Ltd. | Field effect transistor |
| JPS62202561A (ja) * | 1986-02-04 | 1987-09-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US5132752A (en) * | 1985-05-22 | 1992-07-21 | Hitachi, Ltd. | Field effect transistor |
| JP2007082517A (ja) * | 2005-09-20 | 2007-04-05 | Nakayama Manami | ホタルの幼虫とカワニナ飼育装置 |
-
1983
- 1983-02-10 JP JP58021105A patent/JPS59147464A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175864A2 (en) * | 1984-08-27 | 1986-04-02 | International Business Machines Corporation | Self-aligned metal-semiconductor field effect transistor |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| EP0181091A2 (en) * | 1984-11-02 | 1986-05-14 | Kabushiki Kaisha Toshiba | Schottky gate field effect transistor and manufacturing method thereof |
| US4803526A (en) * | 1984-11-02 | 1989-02-07 | Kabushiki Kaisha Toshiba | Schottky gate field effect transistor and manufacturing method |
| JPS61222271A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| EP0203516A2 (en) * | 1985-05-22 | 1986-12-03 | Hitachi, Ltd. | Field effect transistor |
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| JP2007082517A (ja) * | 2005-09-20 | 2007-04-05 | Nakayama Manami | ホタルの幼虫とカワニナ飼育装置 |
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