JPS5916427B2 - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPS5916427B2 JPS5916427B2 JP12042075A JP12042075A JPS5916427B2 JP S5916427 B2 JPS5916427 B2 JP S5916427B2 JP 12042075 A JP12042075 A JP 12042075A JP 12042075 A JP12042075 A JP 12042075A JP S5916427 B2 JPS5916427 B2 JP S5916427B2
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- Japan
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- gate
- field effect
- effect transistor
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Description
【発明の詳細な説明】
本発明は、相互コンダクタンスｇｍが高く且つ高耐圧の
得られる横形構造の接合型電効効果トランジスタに係わ
る。
得られる横形構造の接合型電効効果トランジスタに係わ
る。
先づ、従来のこの種接合型電界効果トランジスタにつき
述べる。
述べる。
従来の接合型電界効果トランジスタは、第１図に示すよ
うに、第１導電形例えばＰ形の半導体基体１の一主面上
に島状に分離した第２導電形即ちＮ形の半導体領域２を
設け、このＮ形半導体領域２の一主面上にＰ形のゲート
領域３とＮ形のソース領域４とＮ形のドレイン領域５を
夫々形成し、ゲート領域３下に横方向に電流を流すチャ
ンネル部６を形成し、夫々領域３、４及び５上にゲート
電極Ｇ、ソース電極ｓ及びドレイン電極Ｄを形成して構
成される。ＴはＳｉ０戸よりなる絶縁膜である。ところ
で、一般に第２図に示すＮ形のチヤンネ； ル領域６の
上下面に高濃度のＰ形ゲート領域３、３’を有し、両側
に夫々ソース領域４及びドレイン領域５を有して成る接
合型電界効果トランジスタの基本構造において、その飽
和ドレイン電流値ＩＤｓｓ、相互コンダクタンスｇｍ及
びピンチオフｒｏ電圧Ｖ は夫々次の式で近似される。
うに、第１導電形例えばＰ形の半導体基体１の一主面上
に島状に分離した第２導電形即ちＮ形の半導体領域２を
設け、このＮ形半導体領域２の一主面上にＰ形のゲート
領域３とＮ形のソース領域４とＮ形のドレイン領域５を
夫々形成し、ゲート領域３下に横方向に電流を流すチャ
ンネル部６を形成し、夫々領域３、４及び５上にゲート
電極Ｇ、ソース電極ｓ及びドレイン電極Ｄを形成して構
成される。ＴはＳｉ０戸よりなる絶縁膜である。ところ
で、一般に第２図に示すＮ形のチヤンネ； ル領域６の
上下面に高濃度のＰ形ゲート領域３、３’を有し、両側
に夫々ソース領域４及びドレイン領域５を有して成る接
合型電界効果トランジスタの基本構造において、その飽
和ドレイン電流値ＩＤｓｓ、相互コンダクタンスｇｍ及
びピンチオフｒｏ電圧Ｖ は夫々次の式で近似される。
ｑ２ＷμＮＤ２ａ
１Ｄｓｓ■ （−）３
３ξＬ２
２ｑＷμＮＤａ
ｒ５ｇｍ＝（−）
Ｖｐ＝（−）２
２ε ２
■０ 但し、ＮＤはチャンネル部６の不純物濃度、ｗは
チャンネル部６の巾、ａはチャンネル部６の長さ、Ｌは
チャンネル長、ｑはキャリアの電荷量、μはキャリアの
移動度、εはチャンネル部６を構成する半導体の誘電率
である。
チャンネル部６の巾、ａはチャンネル部６の長さ、Ｌは
チャンネル長、ｑはキャリアの電荷量、μはキャリアの
移動度、εはチャンネル部６を構成する半導体の誘電率
である。
■５ 従つて上記の式より明らかなように、第１図の従
来の接合型電界効果トランジスタにおいては相互コンダ
クタンスｇｍを高める為にはチャンネル部６の不純物濃
度、したがつてＮ形半導体領域２の不純物濃度を上げれ
ばよいが、逆にドレイン・ａ ゲート間の耐圧が低くな
ヤ、またゲート・ドレイン間容量が増加するものであつ
た。
来の接合型電界効果トランジスタにおいては相互コンダ
クタンスｇｍを高める為にはチャンネル部６の不純物濃
度、したがつてＮ形半導体領域２の不純物濃度を上げれ
ばよいが、逆にドレイン・ａ ゲート間の耐圧が低くな
ヤ、またゲート・ドレイン間容量が増加するものであつ
た。
通常、Ｎ形半導体領域２の形成は、基体１の表面からの
拡散（２重拡散型）、或はエピタキシャル気相成長（気
相成長チャンネル型）でなされるが、前者の１５拡散に
よる場合は耐圧が低く、後者の気相成長による場合は高
耐圧が得られるも相互コンダクタンスｇｍが低かつた。
拡散（２重拡散型）、或はエピタキシャル気相成長（気
相成長チャンネル型）でなされるが、前者の１５拡散に
よる場合は耐圧が低く、後者の気相成長による場合は高
耐圧が得られるも相互コンダクタンスｇｍが低かつた。
本発明は、上述の点に鑑み、相互コンダクタンスＧｍ及
び耐圧を共に高め、又ゲート・ドレイン間容量を減少し
得るようにした横型構造の接合型電界効果はトランジス
タを提供するものである。
び耐圧を共に高め、又ゲート・ドレイン間容量を減少し
得るようにした横型構造の接合型電界効果はトランジス
タを提供するものである。
本発明は第１導電形の第１及び第２領域と、この第１及
び第２領域に挟まれた第２導電形の第３領域と、この第
３領域内の第１，第２領域の中間に位置し、且つ夫々か
ら離間してイオン注人形成された低抵抗部分を有し、第
１領域をゲート、第３領域をチャンネルとして成る接合
型電界効果トランジスタである。以下、本発明による接
合型電界効果トランジスタを第３図以下の実施例を用い
て説明しよう。
び第２領域に挟まれた第２導電形の第３領域と、この第
３領域内の第１，第２領域の中間に位置し、且つ夫々か
ら離間してイオン注人形成された低抵抗部分を有し、第
１領域をゲート、第３領域をチャンネルとして成る接合
型電界効果トランジスタである。以下、本発明による接
合型電界効果トランジスタを第３図以下の実施例を用い
て説明しよう。
本発明においては、第３図に示すように、第１導電形例
えばｐ形のシリコ７半導体基体１１の−主面上に島状に
分離された比較的低不純物濃度の第２導電形即ちＮ形の
半導体領域１２を形成する。この半導体領域１２は例え
ばエピタキシヤル成長にて形成するを可とするも、拡散
にて形成することもできる。そして半導体領域１２の一
主面上にＰ形のゲート領域１３を形成し領域１２のゲー
ト領域１３にて画成された部分をチャンネル部１４とし
て形成し、又ゲート領域１３を挾んで夫々Ｎ形のソース
領域１５及びドレイン領域１６を形成する。さらに、チ
ヤンネル部１４内に局部的にイオン注人によつてその隣
接する同導電形の領域即ちソース領域及びドレイン領域
より高不純物濃度のＮ形の埋込み層即ち埋込みイオン注
人領域１７を形成する。この場合、埋込みイオン注人領
域１７はゲート領域１３及び基体１１に接しないように
、即ちゲート領域１３及び基本１１と埋込みイオン注人
領域１７間に低濃度の領域１２が存するように形成する
。この領域１７の形成は、例えばゲート領域１３をイオ
ン注人で形成する場合、そのイオン注人用マスクを利用
してゲート領域１３の直下にのみ形成することができる
。又、領域１１の形成に当つては、数１００ＫｅＶ程度
の高エネルギーでイオン注人すれば、ソース領域及びド
レイン領域の表面付近の不純物濃度を変化させることな
くチヤンネル部内のみを高濃度化することができる。次
いで領域１３，１５及び１６に夫々ゲート電極Ｇ，ソー
ス電極Ｓ及びドレイン電極Ｄを形成する。１８はＳｉＯ
等の絶縁層である。
えばｐ形のシリコ７半導体基体１１の−主面上に島状に
分離された比較的低不純物濃度の第２導電形即ちＮ形の
半導体領域１２を形成する。この半導体領域１２は例え
ばエピタキシヤル成長にて形成するを可とするも、拡散
にて形成することもできる。そして半導体領域１２の一
主面上にＰ形のゲート領域１３を形成し領域１２のゲー
ト領域１３にて画成された部分をチャンネル部１４とし
て形成し、又ゲート領域１３を挾んで夫々Ｎ形のソース
領域１５及びドレイン領域１６を形成する。さらに、チ
ヤンネル部１４内に局部的にイオン注人によつてその隣
接する同導電形の領域即ちソース領域及びドレイン領域
より高不純物濃度のＮ形の埋込み層即ち埋込みイオン注
人領域１７を形成する。この場合、埋込みイオン注人領
域１７はゲート領域１３及び基体１１に接しないように
、即ちゲート領域１３及び基本１１と埋込みイオン注人
領域１７間に低濃度の領域１２が存するように形成する
。この領域１７の形成は、例えばゲート領域１３をイオ
ン注人で形成する場合、そのイオン注人用マスクを利用
してゲート領域１３の直下にのみ形成することができる
。又、領域１１の形成に当つては、数１００ＫｅＶ程度
の高エネルギーでイオン注人すれば、ソース領域及びド
レイン領域の表面付近の不純物濃度を変化させることな
くチヤンネル部内のみを高濃度化することができる。次
いで領域１３，１５及び１６に夫々ゲート電極Ｇ，ソー
ス電極Ｓ及びドレイン電極Ｄを形成する。１８はＳｉＯ
等の絶縁層である。
上述せる本発明構成によれば、ゲート領域１３の直下の
チヤンネル部１４内に局部的に高濃度の埋込みイオン注
人領域１７が設けられることによつて、相互コンダクタ
ンスＧｍを高くすることができる。同時に、島状の半導
体領域１２を比較的に低不純物濃度とすることができる
ので、ソース領域及びドレイン領域のゲート領域と接す
る表面付近の不純物濃度が低くなり、従つてゲート・ド
レイン間耐圧を高くすることができる。又、領域１２を
低不純物濃度にできるので、上ゲートとなノるゲート領
域１３とドレイン領域間の容量、及び下ゲートとなる基
体１１どトレー７領域間の容量を減少させることができ
る。さらに、イオン注人によつて局部的にチヤンネル部
の不純吻濃度及び厚さの制御がされるので、ピンチオフ
電圧Ｖ 飽和ドレイン電流値１ＤＳＳＰ，及び相互コ
ンダクタンスＧｍ等の特性制御が容易となる。
チヤンネル部１４内に局部的に高濃度の埋込みイオン注
人領域１７が設けられることによつて、相互コンダクタ
ンスＧｍを高くすることができる。同時に、島状の半導
体領域１２を比較的に低不純物濃度とすることができる
ので、ソース領域及びドレイン領域のゲート領域と接す
る表面付近の不純物濃度が低くなり、従つてゲート・ド
レイン間耐圧を高くすることができる。又、領域１２を
低不純物濃度にできるので、上ゲートとなノるゲート領
域１３とドレイン領域間の容量、及び下ゲートとなる基
体１１どトレー７領域間の容量を減少させることができ
る。さらに、イオン注人によつて局部的にチヤンネル部
の不純吻濃度及び厚さの制御がされるので、ピンチオフ
電圧Ｖ 飽和ドレイン電流値１ＤＳＳＰ，及び相互コ
ンダクタンスＧｍ等の特性制御が容易となる。
すなわち上記特性は主としてチヤンネル部の不純物濃度
分布と、厚さにより決められ、又イオン注人は不純物に
対し高度の制御が可能であり，従つて特性制御が容易と
なるものである。さらに又、上述の構成において埋込み
イオン注人領域１７をゲート領域１３及び基体１１に接
しないように構成するのでチヤンネル・ゲート間容量を
小さくできる。第４図は、本発明の他の実施例を示す。
分布と、厚さにより決められ、又イオン注人は不純物に
対し高度の制御が可能であり，従つて特性制御が容易と
なるものである。さらに又、上述の構成において埋込み
イオン注人領域１７をゲート領域１３及び基体１１に接
しないように構成するのでチヤンネル・ゲート間容量を
小さくできる。第４図は、本発明の他の実施例を示す。
之は、第３図の構成において、その埋込みイオン注人領
域１７をゲート領域１３の直下を含めソース領域側にま
で延長して構成した場合である。このように高濃度の埋
込みイオン注人領域１７をソース領域内にも延長して形
成した場合には、ソース抵抗が減少し更に特性の向上を
図ることができる。第５図は、本発明の更に他の例を示
す。之は、第３図或は第４図の構成において、基体１１
を比較的低不純物濃度で形成し、基体１１のゲート領域
１３直下に対応する部分に一部チヤンネル部１４側に突
出するように基体１１と同導電形で之よ勺高不純吻濃度
の埋込み領域１９を形成して構成した場合である。なお
、この埋込み領域１９は例えばエピタキシヤル成長にて
領域１２を形成する前に拡散で形成することもでき、又
はイオン注人によつて形成することもできる。イオン注
人による場合は例民ばゲート領域１３の形成で用いる同
一のイオン注人用マスクを用いて形成することができる
。かかる構成によれば、埋込み領域１９が実質的な下ゲ
ートとして作用することからチヤンネル長は埋込み領域
１９とゲート領域１３にて決められ、従つてチヤンネル
長を十分小とすることができ、さらに相互コンダクタン
スＧｍの向上が期待できる。
域１７をゲート領域１３の直下を含めソース領域側にま
で延長して構成した場合である。このように高濃度の埋
込みイオン注人領域１７をソース領域内にも延長して形
成した場合には、ソース抵抗が減少し更に特性の向上を
図ることができる。第５図は、本発明の更に他の例を示
す。之は、第３図或は第４図の構成において、基体１１
を比較的低不純物濃度で形成し、基体１１のゲート領域
１３直下に対応する部分に一部チヤンネル部１４側に突
出するように基体１１と同導電形で之よ勺高不純吻濃度
の埋込み領域１９を形成して構成した場合である。なお
、この埋込み領域１９は例えばエピタキシヤル成長にて
領域１２を形成する前に拡散で形成することもでき、又
はイオン注人によつて形成することもできる。イオン注
人による場合は例民ばゲート領域１３の形成で用いる同
一のイオン注人用マスクを用いて形成することができる
。かかる構成によれば、埋込み領域１９が実質的な下ゲ
ートとして作用することからチヤンネル長は埋込み領域
１９とゲート領域１３にて決められ、従つてチヤンネル
長を十分小とすることができ、さらに相互コンダクタン
スＧｍの向上が期待できる。
又埋込み領域１９以外の基本１１が低不純物濃度である
からドレインと基体１１間の容量をさらに減少させるこ
とができる。依つて更に特性の向上を図ることができる
。第６図は、本発明の更に他の実施例を示し、之は４極
接合型電界効果トランジスタに適用した場合である。
からドレインと基体１１間の容量をさらに減少させるこ
とができる。依つて更に特性の向上を図ることができる
。第６図は、本発明の更に他の実施例を示し、之は４極
接合型電界効果トランジスタに適用した場合である。
すなわち、第６図においては、比較的低濃度の第１導電
形例えばｐ形の半導体基体２１を設け、この一主面上に
島状に分離した比較的低濃度の第２導電形即ちＮ形の半
導体領域２２を形成する。
形例えばｐ形の半導体基体２１を設け、この一主面上に
島状に分離した比較的低濃度の第２導電形即ちＮ形の半
導体領域２２を形成する。
基体２１の第１ゲート領域２３と対応する位置には、予
め拡散によつて或は爾後イオン注人等の手段によつて高
不純物濃度のＰ形埋込み領域１９を形成する。Ｎ形半導
体領域２２の一主面には同一の工程でＰ形の第１ゲート
領域２３及び第２ゲート領域２４を形成し、さらにＮ形
のソース領域２５及びドレイン領域２６を形成する。こ
の場合、第１ゲート領域２３及び第２ゲート領域２４は
互に同一の深さで形成される。そして、イオン注人によ
つて第１ゲート領域２３直下の第１チヤンネル部内に高
濃度のＮ形埋込み層即ち埋込みイオン注人領域１７を形
成する。次いで領域２３，２Ｌ２５及び２６に夫々第１
ゲート電極Ｇｌ．第２ゲート電極Ｇ２、ソース電極Ｓ及
びドレイン電極Ｄを形成する。かかる構成による４極接
合型電界効果トランジスタに依れば、第１ゲート領域２
３直下の基体２１に局部的に高濃度の埋込み領域１９が
設けられていることにより、第１ゲート領域２３の下の
空乏層特に下部ゲートとなる基体側での空乏層は主とし
てチヤンネル部側に広がり、従つて第１及び第２ゲート
領域２３及び２４を同一工程で形成し、第１ゲート領域
２３下の第１チヤンネル部及び第２ゲート領域２４下の
第２チヤンネル部の厚さを略等しく形成するようになし
ても第１ゲートのピンチオフ電圧Ｖ を第２ゲートのピ
ンチオフｐ１電圧Ｖ より小さくすることができる。
め拡散によつて或は爾後イオン注人等の手段によつて高
不純物濃度のＰ形埋込み領域１９を形成する。Ｎ形半導
体領域２２の一主面には同一の工程でＰ形の第１ゲート
領域２３及び第２ゲート領域２４を形成し、さらにＮ形
のソース領域２５及びドレイン領域２６を形成する。こ
の場合、第１ゲート領域２３及び第２ゲート領域２４は
互に同一の深さで形成される。そして、イオン注人によ
つて第１ゲート領域２３直下の第１チヤンネル部内に高
濃度のＮ形埋込み層即ち埋込みイオン注人領域１７を形
成する。次いで領域２３，２Ｌ２５及び２６に夫々第１
ゲート電極Ｇｌ．第２ゲート電極Ｇ２、ソース電極Ｓ及
びドレイン電極Ｄを形成する。かかる構成による４極接
合型電界効果トランジスタに依れば、第１ゲート領域２
３直下の基体２１に局部的に高濃度の埋込み領域１９が
設けられていることにより、第１ゲート領域２３の下の
空乏層特に下部ゲートとなる基体側での空乏層は主とし
てチヤンネル部側に広がり、従つて第１及び第２ゲート
領域２３及び２４を同一工程で形成し、第１ゲート領域
２３下の第１チヤンネル部及び第２ゲート領域２４下の
第２チヤンネル部の厚さを略等しく形成するようになし
ても第１ゲートのピンチオフ電圧Ｖ を第２ゲートのピ
ンチオフｐ１電圧Ｖ より小さくすることができる。
そして、Ｐ２第１ゲートの下部ゲートが埋込み領域１９
によつて高濃度に形成され空乏層がチヤンネル部側に広
がることによつてゲート電圧に対するドレイン電流の変
化率が大きくなｂ且埋込み領域１９によつて第１チヤン
ネル部のチヤンネル長が小に選定され、依つて高い相互
コンダクタンスＧｍが得られる。
によつて高濃度に形成され空乏層がチヤンネル部側に広
がることによつてゲート電圧に対するドレイン電流の変
化率が大きくなｂ且埋込み領域１９によつて第１チヤン
ネル部のチヤンネル長が小に選定され、依つて高い相互
コンダクタンスＧｍが得られる。
然も、埋込みイオン注人領域１７によつて第１チヤンネ
ル部の不純物濃度が大きくなるのでさらに相互コンダタ
タンスＧｍを高めることができる。又、Ｐ形の第１ゲー
ト領域２３及び第２ゲート領域２４に接するＮ形の領域
の表面付近は低不純物濃度であるためにゲート・ドレイ
ン間耐圧を大とすることができる。
ル部の不純物濃度が大きくなるのでさらに相互コンダタ
タンスＧｍを高めることができる。又、Ｐ形の第１ゲー
ト領域２３及び第２ゲート領域２４に接するＮ形の領域
の表面付近は低不純物濃度であるためにゲート・ドレイ
ン間耐圧を大とすることができる。
さらにドレイン領域２６及び第２ゲート領域２４下の基
体２１が高抵抗であシ、且つドレイン領域２６下の領域
部が低不純物濃度で形成できるのでゲート・ドレイン間
容量を減少せしめることができる。上述せる如く、本発
明によれば簡単な構成によつて横形構造の接合型電界効
果トランジスタの相互コンダクタンス及びゲート・ドレ
イン間耐圧を共に向上させることができ、高周波用に適
用して好適ならしめるものである。
体２１が高抵抗であシ、且つドレイン領域２６下の領域
部が低不純物濃度で形成できるのでゲート・ドレイン間
容量を減少せしめることができる。上述せる如く、本発
明によれば簡単な構成によつて横形構造の接合型電界効
果トランジスタの相互コンダクタンス及びゲート・ドレ
イン間耐圧を共に向上させることができ、高周波用に適
用して好適ならしめるものである。
第１図は従来の接合型電界効果トランジスタの例を示す
断面図、第２図は本発明の説明に共する接合型電界効果
トランジスタの基本構造図、第３図乃至第６図は夫々本
発明による接合型電界効果トランジスタの実施例を示す
断面図である。 １１は第１導電形の半導体基体、１２は第２導電形の半
導体領域、１３はゲート領域、１４はチヤンネル部、１
５はソース領域、１６はドレイン領域、１７は埋込みイ
オン注人領域、１９は埋込み領域である。
断面図、第２図は本発明の説明に共する接合型電界効果
トランジスタの基本構造図、第３図乃至第６図は夫々本
発明による接合型電界効果トランジスタの実施例を示す
断面図である。 １１は第１導電形の半導体基体、１２は第２導電形の半
導体領域、１３はゲート領域、１４はチヤンネル部、１
５はソース領域、１６はドレイン領域、１７は埋込みイ
オン注人領域、１９は埋込み領域である。
Claims (1)
- １ 第１導電形の第１及び第２領域と、該第１及び第２
領域に挾まれた第２導電形の第３領域と、該第３領域内
の上記第１、第２領域の中間に位置し、且つ夫々から離
間してイオン注入形成された第２導電形の低抵抗部分と
を有し、上記第１領域をゲートとし、上記第３領域をチ
ャンネルとして成る接合型電界効界トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12042075A JPS5916427B2 (ja) | 1975-10-06 | 1975-10-06 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12042075A JPS5916427B2 (ja) | 1975-10-06 | 1975-10-06 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5244577A JPS5244577A (en) | 1977-04-07 |
| JPS5916427B2 true JPS5916427B2 (ja) | 1984-04-16 |
Family
ID=14785771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12042075A Expired JPS5916427B2 (ja) | 1975-10-06 | 1975-10-06 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3000246U (ja) * | 1994-01-18 | 1994-08-02 | 株式会社芋谷工業 | テーブル付容器 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478675A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Junction-type field effect transistor |
| JPS55105379A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Field-effect transistor |
| JPS5723272A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Junction type field effect transistor |
| JPS5832473A (ja) * | 1981-08-20 | 1983-02-25 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPS58129651U (ja) * | 1982-12-28 | 1983-09-02 | 松下電子工業株式会社 | 接合形電界効果トランジスタ |
| JPS60257180A (ja) * | 1984-06-01 | 1985-12-18 | Sony Corp | 接合型電界効果型半導体装置の製造方法 |
| JPH0236569A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体装置 |
| JP5764742B2 (ja) * | 2010-05-17 | 2015-08-19 | パナソニックＩｐマネジメント株式会社 | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
-
1975
- 1975-10-06 JP JP12042075A patent/JPS5916427B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3000246U (ja) * | 1994-01-18 | 1994-08-02 | 株式会社芋谷工業 | テーブル付容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5244577A (en) | 1977-04-07 |
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