JPH051083Y2 - - Google Patents
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- Publication number
- JPH051083Y2 JPH051083Y2 JP1983012553U JP1255383U JPH051083Y2 JP H051083 Y2 JPH051083 Y2 JP H051083Y2 JP 1983012553 U JP1983012553 U JP 1983012553U JP 1255383 U JP1255383 U JP 1255383U JP H051083 Y2 JPH051083 Y2 JP H051083Y2
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- Japan
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- drain
- drift region
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- low concentration
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- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【考案の詳細な説明】
〈技術分野〉
本考案は高出力高周波トランジスタに関し、特
にドレイン領域における基板構造に関するもので
ある。
にドレイン領域における基板構造に関するもので
ある。
〈従来例〉
従来から電界効果トランジスタ（FET）の高
出力高周波化の一つの方法として、第１図に示す
ような低濃度不純物密度からなるドリフト領域を
形成したオフセツトゲート構造が提案されてい
る。即ち、例えばｐ型半導体基板１に高濃度ｎ型
領域からなるソース領域２及びドレイン領域３を
形成すると共に、ソース・ドレイン間の基板に、
ドレイン領域３に連続させて同一ｎ型からなり且
つ低濃度のドリフト領域４を形成し、該ドリフト
領域４とソース領域２とで狭まれたｐ型基板領域
上に、薄いゲート酸化膜５を介してゲート電極６
を形成した構造のFETである。同図において７
はソース電極、８はドレイン電極である。
出力高周波化の一つの方法として、第１図に示す
ような低濃度不純物密度からなるドリフト領域を
形成したオフセツトゲート構造が提案されてい
る。即ち、例えばｐ型半導体基板１に高濃度ｎ型
領域からなるソース領域２及びドレイン領域３を
形成すると共に、ソース・ドレイン間の基板に、
ドレイン領域３に連続させて同一ｎ型からなり且
つ低濃度のドリフト領域４を形成し、該ドリフト
領域４とソース領域２とで狭まれたｐ型基板領域
上に、薄いゲート酸化膜５を介してゲート電極６
を形成した構造のFETである。同図において７
はソース電極、８はドレイン電極である。
上記従来構造のFETにおいては、基板１の濃
度が低いとドレイン電圧の上昇によつてドレイン
側の空乏層がソース側および基板側に広がつてゆ
き、ソースとドレイン間でパンチスルーが生じ
る。他方基板濃度が高いとドレインで電圧破壊が
生じ、いずれにしてもあまり高いドレイン耐圧を
得ることができず、FETの高周波化が著しく制
限されたものになつていた。
度が低いとドレイン電圧の上昇によつてドレイン
側の空乏層がソース側および基板側に広がつてゆ
き、ソースとドレイン間でパンチスルーが生じ
る。他方基板濃度が高いとドレインで電圧破壊が
生じ、いずれにしてもあまり高いドレイン耐圧を
得ることができず、FETの高周波化が著しく制
限されたものになつていた。
〈考案の目的〉
本考案は上記従来のFET構造をもつ欠点を除
去し、ドレイン容量を小さくして高周波特性を改
善すると共にドレイン耐圧をも上げて高出力特性
の改善を図つたFETを提供するものである。
去し、ドレイン容量を小さくして高周波特性を改
善すると共にドレイン耐圧をも上げて高出力特性
の改善を図つたFETを提供するものである。
〈実施例〉
ｎチヤンネルMOSFETを挙げて詳細に説明す
る。
る。
第２図においてｐ型半導体基板１には、少なく
ともゲート電極６の下に位置する領域を除いてｎ
型不純物が低濃度にイオン注入等によつて導入さ
れたドリフト領域４が形成されている。該ドリフ
ト領域４を被う酸化膜９のドレイン領域を形成す
るべき一部がエツチングによつて窓開けされ、ド
リフト領域４の一部が露出される。窓を通して露
出したn-ドリフト領域４に連続するn-堆積層１
０が、選択エピタキシヤル又はポリシリコンによ
つて形成される。該n-堆積層１０はn-ドリフト
領域４と同一導電型であることを必要とするが、
濃度は必ずしも同一である必要はない。
ともゲート電極６の下に位置する領域を除いてｎ
型不純物が低濃度にイオン注入等によつて導入さ
れたドリフト領域４が形成されている。該ドリフ
ト領域４を被う酸化膜９のドレイン領域を形成す
るべき一部がエツチングによつて窓開けされ、ド
リフト領域４の一部が露出される。窓を通して露
出したn-ドリフト領域４に連続するn-堆積層１
０が、選択エピタキシヤル又はポリシリコンによ
つて形成される。該n-堆積層１０はn-ドリフト
領域４と同一導電型であることを必要とするが、
濃度は必ずしも同一である必要はない。
n-堆積層１０表面及び基板１のソース領域２
にｎ型不純物が高濃度に導入され、n+ドレイン
領域１１及びn+ソース領域２が形成され、更に
Al、ポリシリコン等の導電体によつてドレイン
電極８、ソース電極７及びゲート電極６が形成さ
れ、ドリフト領域４を備えドレイン領域１１とｐ
型基板１との距離がn-堆積層１０によつて比較
的大きい隔てられたFETを得る。
にｎ型不純物が高濃度に導入され、n+ドレイン
領域１１及びn+ソース領域２が形成され、更に
Al、ポリシリコン等の導電体によつてドレイン
電極８、ソース電極７及びゲート電極６が形成さ
れ、ドリフト領域４を備えドレイン領域１１とｐ
型基板１との距離がn-堆積層１０によつて比較
的大きい隔てられたFETを得る。
〈効果〉
以上本考案によれば、ゲートとドレイン間に低
濃度ドリフト領域を形成してドレイン耐圧を高く
した高出力トランジスタにおいて、ドレイン領域
下にドリフト領域が厚く存在するようにドリフト
領域の一部表面上に、ドリフト領域と連絡する同
一導電型の低濃度不純物層を設けるように構成し
ているため、パンチスルー現象が生じ難くなり、
かつドレイン容量も小さくなり、高出力特性及び
高周波特性の両方が著しく向上したトランジスタ
を得ることができる。
濃度ドリフト領域を形成してドレイン耐圧を高く
した高出力トランジスタにおいて、ドレイン領域
下にドリフト領域が厚く存在するようにドリフト
領域の一部表面上に、ドリフト領域と連絡する同
一導電型の低濃度不純物層を設けるように構成し
ているため、パンチスルー現象が生じ難くなり、
かつドレイン容量も小さくなり、高出力特性及び
高周波特性の両方が著しく向上したトランジスタ
を得ることができる。
第１図は従来装置の断面図、第２図は本考案に
よる一実施例の断面図である。 １……半導体基板、２……ソース領域、４……
ドリフト領域、６……ゲート電極、７……ソース
電極、８……ドレイン電極、９……酸化膜、１０
……n-堆積層、１１……n+ドレイン領域。
よる一実施例の断面図である。 １……半導体基板、２……ソース領域、４……
ドリフト領域、６……ゲート電極、７……ソース
電極、８……ドレイン電極、９……酸化膜、１０
……n-堆積層、１１……n+ドレイン領域。
Claims (1)
- 【実用新案登録請求の範囲】 ゲート電極下の基板とドレイン高濃度領域との
間の上記基板表面部分に、ドレイン高濃度領域と
同一導電型の不純物を低濃度に拡散したドリフト
領域を備えてなる電界効果トランジスタにおい
て、 上記ドリフト領域の一部表面上に、該ドリフト
領域と連続する同一導電型の低濃度不純物層を設
け、 該低濃度不純物層上に高不純物濃度のドレイン
領域を形成してなり、 ドレイン領域と半導体基板間の離間距離を上記
低濃度不純物層によつて大きくしたことを特徴と
する高出力高周波トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255383U JPS59119045U (ja) | 1983-01-28 | 1983-01-28 | 高出力高周波トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255383U JPS59119045U (ja) | 1983-01-28 | 1983-01-28 | 高出力高周波トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119045U JPS59119045U (ja) | 1984-08-11 |
| JPH051083Y2 true JPH051083Y2 (ja) | 1993-01-12 |
Family
ID=30143954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255383U Granted JPS59119045U (ja) | 1983-01-28 | 1983-01-28 | 高出力高周波トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119045U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771903B2 (ja) * | 1990-03-05 | 1998-07-02 | 富士通株式会社 | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
| JP2690244B2 (ja) * | 1992-08-20 | 1997-12-10 | 松下電子工業株式会社 | Ｍｉｓ型高耐圧トランジスタおよびその製造方法 |
| TW200733386A (en) * | 2005-11-29 | 2007-09-01 | Sharp Kk | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100979A (ja) * | 1973-01-31 | 1974-09-24 |
-
1983
- 1983-01-28 JP JP1255383U patent/JPS59119045U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100979A (ja) * | 1973-01-31 | 1974-09-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119045U (ja) | 1984-08-11 |
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