JPS62248255A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS62248255A JPS62248255A JP8996386A JP8996386A JPS62248255A JP S62248255 A JPS62248255 A JP S62248255A JP 8996386 A JP8996386 A JP 8996386A JP 8996386 A JP8996386 A JP 8996386A JP S62248255 A JPS62248255 A JP S62248255A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- gate oxide
- type
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- 108091006146 Channels Proteins 0.000 abstract description 19
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 11
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 11
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、薄膜トランジスタに関し、特に閾値電圧低減
及びリーク電流低減の技術に関するものである。
及びリーク電流低減の技術に関するものである。
従来の薄膜トランジスタとしては1例えば、第5図に示
すごときものがある(例えばアイ イーイーイー トラ
ンザクションオンエレクトロンデバイセス IEEE
Transaction on ElectronDe
vices、 vol、HD−32,No、2 p25
8〜2811985に記載)。
すごときものがある(例えばアイ イーイーイー トラ
ンザクションオンエレクトロンデバイセス IEEE
Transaction on ElectronDe
vices、 vol、HD−32,No、2 p25
8〜2811985に記載)。
第5図において、1は絶縁基板であり、通常Si基板上
に設けた酸化膜を用いることが多い。
に設けた酸化膜を用いることが多い。
また、チャネル形成領域2.ソース領域3およびドレイ
ン領域4は、絶縁基板1上に設けたポリシリコン薄膜中
に形成されている。
ン領域4は、絶縁基板1上に設けたポリシリコン薄膜中
に形成されている。
また、チャネル形成領域2の上には、ゲート酸化膜5を
介してゲート電極8が形成されている。
介してゲート電極8が形成されている。
その他6はフィールド酸化膜、7はソース電極。
9はドレイン電極である。
なお、第5図の装置は、nチャネルMO3の場合を例示
したものである。
したものである。
前記第5図に示すごとく、能動層としてポリシリコンの
薄膜を用いる場合には、ポリシリコンは名前のとおり粒
径の小さな結晶の集まりであるため、結晶粒界が存在し
、そのため、トラップ準位が発生して閾値電圧VTが増
加するという問題がある。
薄膜を用いる場合には、ポリシリコンは名前のとおり粒
径の小さな結晶の集まりであるため、結晶粒界が存在し
、そのため、トラップ準位が発生して閾値電圧VTが増
加するという問題がある。
上記の閾値電圧を低下させるためには、ゲート酸化膜5
を薄くする方法、およびチャネル形成領域2の不純物型
をn型にする方法の2つの方法がある。
を薄くする方法、およびチャネル形成領域2の不純物型
をn型にする方法の2つの方法がある。
しかし、前者のゲート酸化1漠を薄くする方法において
は、ゲート酸化膜の絶縁耐圧の点から限界があり、大き
な効果は得られない。
は、ゲート酸化膜の絶縁耐圧の点から限界があり、大き
な効果は得られない。
また、後者のチャネル形成領域の不純物型をn型にする
方法においては、不純物濃度を増大させるにつれて閾値
電圧は低下する。しかし、トランジスタをオフ状態にし
た場合のオフ電流、すなわちリーク電流は不純物濃度を
増大させるほど増大する。
方法においては、不純物濃度を増大させるにつれて閾値
電圧は低下する。しかし、トランジスタをオフ状態にし
た場合のオフ電流、すなわちリーク電流は不純物濃度を
増大させるほど増大する。
このリーク電流は、ポリシリコン薄膜の厚さを薄くする
ことによって減少させることが可能である。
ことによって減少させることが可能である。
しかし、ゲート酸化膜5は、ポリシリコン薄膜の表面部
分を熱酸化することによって形成しているので、ゲート
酸化膜として用いる絶縁耐圧の高い熱酸化膜を厚さ10
00〜2000人程度に精度よく形成するためには、ポ
リシリコン薄膜の厚さをあまり薄くすることは困難であ
り、500〜1000人程度が限界である。
分を熱酸化することによって形成しているので、ゲート
酸化膜として用いる絶縁耐圧の高い熱酸化膜を厚さ10
00〜2000人程度に精度よく形成するためには、ポ
リシリコン薄膜の厚さをあまり薄くすることは困難であ
り、500〜1000人程度が限界である。
したがって、従来の方法では、閾値電圧が低く、しかも
リーク電流の低い薄膜トランジスタを実現することは困
難であった。
リーク電流の低い薄膜トランジスタを実現することは困
難であった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、閾値電圧が充分低く、かつ、リ
ーク電流も少ない薄膜トランジスタを提供することを目
的とするものである。
になされたものであり、閾値電圧が充分低く、かつ、リ
ーク電流も少ない薄膜トランジスタを提供することを目
的とするものである。
上記の目的を達成するため、本発明においては、第1導
電型にドーピングされた半導体薄膜上のゲート酸化膜中
に第2導電型の不純物をイオン注入し、その後の熱処理
で上記第2導電型の不純物を上記半導体薄膜表面に拡散
することにより、チャネル形成領域のゲート酸化膜近傍
部分のみをソース領域およびドレイン領域と同一導電型
(例えばn型)とし、他の部分は反対導電型(例えばn
型)とするように構成している。
電型にドーピングされた半導体薄膜上のゲート酸化膜中
に第2導電型の不純物をイオン注入し、その後の熱処理
で上記第2導電型の不純物を上記半導体薄膜表面に拡散
することにより、チャネル形成領域のゲート酸化膜近傍
部分のみをソース領域およびドレイン領域と同一導電型
(例えばn型)とし、他の部分は反対導電型(例えばn
型)とするように構成している。
上記のように構成したことにより1本発明においては、
実際にチャネル領域として動作する部分(ソースおよび
ドレイン領域と同−導電型の部分)の厚さは、充分薄く
することが出来るので、リーク電流を減少させることが
出来、また、この部分の不純物濃度を増大させることに
よって、閾値電圧を低下させることが出来、しかもポリ
シリコン薄膜の厚さは特別に薄くする必要が無いので、
ゲート酸化膜の形成にも支障を来すおそれがない。
実際にチャネル領域として動作する部分(ソースおよび
ドレイン領域と同−導電型の部分)の厚さは、充分薄く
することが出来るので、リーク電流を減少させることが
出来、また、この部分の不純物濃度を増大させることに
よって、閾値電圧を低下させることが出来、しかもポリ
シリコン薄膜の厚さは特別に薄くする必要が無いので、
ゲート酸化膜の形成にも支障を来すおそれがない。
第1図は本発明の一実施例の断面図である。
第1図において、チャネル形成領域2は、ゲート酸化膜
5の近傍部分に形成されたn型チャネル表面領域12と
それ以外の部分に形成されたn型チャネル下部領域11
との2つの領域から形成されている。
5の近傍部分に形成されたn型チャネル表面領域12と
それ以外の部分に形成されたn型チャネル下部領域11
との2つの領域から形成されている。
その他の部分は、前記第5図の従来例と同様である。
次に1作用を説明する。
前記第5@および第1図のごとき構造のトランジスタの
閾値電圧VTは、下記(1)式で示される。
閾値電圧VTは、下記(1)式で示される。
VT=φ錦+2φF + Q r / Cox f Q
B/ Cox ・−(1)ただし、φUSはゲート電
極とポリシリコン薄膜との仕事関数差(V)、φFはフ
ェルミ電位(V)、Q=は界面電荷量(C/cm”)、
Qaは空乏層中の電荷量(070m1)、COXはゲー
ト酸化膜の容量である。また、QBの前にある士の符号
は、ポリシリコン薄膜がn型のときは−、n型のときは
十となる。
B/ Cox ・−(1)ただし、φUSはゲート電
極とポリシリコン薄膜との仕事関数差(V)、φFはフ
ェルミ電位(V)、Q=は界面電荷量(C/cm”)、
Qaは空乏層中の電荷量(070m1)、COXはゲー
ト酸化膜の容量である。また、QBの前にある士の符号
は、ポリシリコン薄膜がn型のときは−、n型のときは
十となる。
(1)式において、φ)ls+2φFはポリシリコン薄
膜の不純物型、不純物量およびゲート電極材質に依存す
るが、はぼ−1〜Ovの範囲である。
膜の不純物型、不純物量およびゲート電極材質に依存す
るが、はぼ−1〜Ovの範囲である。
また、ポリシリコンはバルクシリコンに比べてトラップ
密度、ひいては界面電荷密度が1〜2桁大きいため、Q
; / CoXはIOV程度の値となる。
密度、ひいては界面電荷密度が1〜2桁大きいため、Q
; / CoXはIOV程度の値となる。
したがって、閾値電圧vTを1〜2v程度に低下させる
ためには、ポリシリコン薄膜を1017〜10”cm−
’程度の不純物濃度のn型にする必要がある。
ためには、ポリシリコン薄膜を1017〜10”cm−
’程度の不純物濃度のn型にする必要がある。
しかし、ポリシリコンWtgをn型にし、しかも101
7〜10L@c、−’1程度の高不純物濃度にするとリ
ーク電流が増大する。
7〜10L@c、−’1程度の高不純物濃度にするとリ
ーク電流が増大する。
第2図は、ポリシリコン膜厚とリーク電流との関係を示
す図である。
す図である。
第2図から判るように、リーク電流を減少させるために
は、ポリシリコン膜厚を薄くする必要がある。
は、ポリシリコン膜厚を薄くする必要がある。
第1図に示す本発明の構造においては、チャネル形成領
域2の表面部分にのみ薄いn型チャネル表面領域12を
形成しており、この部分のみが実際にチャネル領域とし
て動作するので、n型チャネル表面領域12の不純物濃
度を制御することによって閾値電圧VTを制御すること
が出来、また、n型チャネル表面領域12のHさを薄く
することによってリーク電流を低減することが出来る。
域2の表面部分にのみ薄いn型チャネル表面領域12を
形成しており、この部分のみが実際にチャネル領域とし
て動作するので、n型チャネル表面領域12の不純物濃
度を制御することによって閾値電圧VTを制御すること
が出来、また、n型チャネル表面領域12のHさを薄く
することによってリーク電流を低減することが出来る。
次に、第3図に基づいて本発明の装置の製造方法を説明
する。
する。
まず、(A)において、絶縁基板1(例えば、シリコン
基板上に形成された酸化11’2)上にCVD法によっ
てポリシリコン薄膜21をFJさ数千人程度に形成し、
フォトエツチングによって所定領域のみを残す。
基板上に形成された酸化11’2)上にCVD法によっ
てポリシリコン薄膜21をFJさ数千人程度に形成し、
フォトエツチングによって所定領域のみを残す。
なお、このポリシリコン薄膜21には、p型の不純物を
導入しておく。
導入しておく。
次に、(B)において、n型の高濃度不純物のイオン注
入または拡散によってソース領域3およびドレイン領域
4を形成する。
入または拡散によってソース領域3およびドレイン領域
4を形成する。
次に、(C)において、熱酸化またはCVD法によって
Sin、またはPSG等の絶縁膜を形成することにより
、フィールド酸化[6を形成する。
Sin、またはPSG等の絶縁膜を形成することにより
、フィールド酸化[6を形成する。
次に、(D)において、チャネル形成領域2の上にゲー
ト酸化膜5を厚さ1ooo〜2000人に形成する。
ト酸化膜5を厚さ1ooo〜2000人に形成する。
次に、(E)において、拡散定数の小さなn型の不純物
(例えば、Asまたはsb)をゲート酸化膜5中に濃度
のピークが来るようにイオン注入する。なお、不純物濃
度分布はイオン打ち込みの強度によって任意に設定する
ことが出来る。
(例えば、Asまたはsb)をゲート酸化膜5中に濃度
のピークが来るようにイオン注入する。なお、不純物濃
度分布はイオン打ち込みの強度によって任意に設定する
ことが出来る。
次に、(F)において、熱処理によってゲート酸化膜5
中の不純物をチャネル形成領域2中に拡散させ、チャネ
ル形成領域2の表面にn型チャネル表面領域I2を形成
する。
中の不純物をチャネル形成領域2中に拡散させ、チャネ
ル形成領域2の表面にn型チャネル表面領域I2を形成
する。
次に、(G)において、フィールド酸化膜6にフォトエ
ツチングによって孔開けをする。
ツチングによって孔開けをする。
次に、(H)において、配線用金属(例えば。
A11)を蒸着もしくはスパッタリングで形成し、フォ
トエツチングによってパターニングすることにより、ソ
ース電極7.ゲート電極8およびドレイン電極9を形成
する。
トエツチングによってパターニングすることにより、ソ
ース電極7.ゲート電極8およびドレイン電極9を形成
する。
次に、第4図に基づいて本発明の製造方法の特徴を説明
する。なお、第4図において図面の左半分はチャネル形
成領域の断面図、右半分は不純物濃度分布を示している
。
する。なお、第4図において図面の左半分はチャネル形
成領域の断面図、右半分は不純物濃度分布を示している
。
第4図において、(A)およびCB)は、従来の11造
方法、(C)は本発明の製造方法である。
方法、(C)は本発明の製造方法である。
まず、(A)の方法は、ポリシリコン薄膜表面に直接イ
オン注入する方法である。この場合には、表面近傍にの
みn領域の形成が可能になるが、その後に行なわれるゲ
ート酸化膜形成等の熱処理工程によって不純物の拡散が
生じ、それによってn領域が広がるので、n型チャネル
表面領域12を薄く形成することが困難である。
オン注入する方法である。この場合には、表面近傍にの
みn領域の形成が可能になるが、その後に行なわれるゲ
ート酸化膜形成等の熱処理工程によって不純物の拡散が
生じ、それによってn領域が広がるので、n型チャネル
表面領域12を薄く形成することが困難である。
また、(B)に示す方法は、ゲート酸化膜5を形成した
後、そのゲート酸化膜を通してイオン注入を行ない、ポ
リシリコン薄膜表面近傍に不純物濃度のピークを設定し
たものである。
後、そのゲート酸化膜を通してイオン注入を行ない、ポ
リシリコン薄膜表面近傍に不純物濃度のピークを設定し
たものである。
しかし、この場合には、ゲート酸化膜5のPメさが10
00〜2000人であるため、不純物分布がすそをひき
、その結果としてn型チャネル表面領域12の厚さが厚
くなるという問題がある。
00〜2000人であるため、不純物分布がすそをひき
、その結果としてn型チャネル表面領域12の厚さが厚
くなるという問題がある。
次に、(C)に示す本発明の方法においては。
ゲート酸化膜5を通してイオン注入を行なう点は(B)
と同様であるが、不純物濃度のピークをゲート酸化膜5
中に設定していることが特徴である。
と同様であるが、不純物濃度のピークをゲート酸化膜5
中に設定していることが特徴である。
この場合には、不純物分布が(B)に比べてシャープと
なり、その後所定の熱処理を行なうことによってn型チ
ャネル表面領域12を薄く形成することが可能となる。
なり、その後所定の熱処理を行なうことによってn型チ
ャネル表面領域12を薄く形成することが可能となる。
なお、これまでの説明においては、nチャネルMOSト
ランジスタについて例示したが、pチャネルMOSトラ
ンジスタの場合も不純物の導電型を逆にすることによっ
て同様に適用することが出来る。
ランジスタについて例示したが、pチャネルMOSトラ
ンジスタの場合も不純物の導電型を逆にすることによっ
て同様に適用することが出来る。
また、これまでの説明においては、晟ゲートの場合につ
いて例示したが、セルファライン法を用いるポリシリコ
ンゲートの場合についてもソース領域およびドレイン領
域の形成手順を変えることによって同様に本発明を適用
することが出来る。
いて例示したが、セルファライン法を用いるポリシリコ
ンゲートの場合についてもソース領域およびドレイン領
域の形成手順を変えることによって同様に本発明を適用
することが出来る。
以上説明したごとく、本発明においては、チャネル形成
領域のゲート酸化膜近傍部分のみをソース領域およびド
レイン領域と同一導電型とし、他の部分を反対導電型と
するように構成しているので、閾値電圧およびリーク電
流を共に低減することが出来る。またポリシリコン薄膜
を特別に薄くする必要がないので製造が容易であり、製
造歩留まりを向上させることが出来るという効果も得ら
れる。
領域のゲート酸化膜近傍部分のみをソース領域およびド
レイン領域と同一導電型とし、他の部分を反対導電型と
するように構成しているので、閾値電圧およびリーク電
流を共に低減することが出来る。またポリシリコン薄膜
を特別に薄くする必要がないので製造が容易であり、製
造歩留まりを向上させることが出来るという効果も得ら
れる。
第1図は本発明の一実施例の断面図、第2図はリーク電
流とポリシリコン膜厚との関係図、第3図は本発明の製
造工程図、第4図は製造方法の比較図、第5図は従来例
の一例の断面図である。 〈符号の説明〉 1・・・絶縁基板 2・・・チャネル形成領域3
・・・ソース領域 4・・・ドレイン領域5・・・
ゲート酸化膜 6・・・フィールド酸化膜7・・・ソ
ース電極 8・・・ゲート電極9・・・ドレイン電
極 11・・・p型チャネル下部領域12・・・n型
チャネル表面領域 代理人弁理士 中 村 純之助 才1 ダ 1−−−ルφ龜議4及 7−−−ソース電
浄2−−−→′イ午IL/94デ(4句tべ 8
−・−テパ一ト1【才を3−−− V−X4@cぺ
9−一−ドレイ〉1譜6−−−フイールド゛
盾賢Aこ膜 や2図 ホ゛すsj4
流とポリシリコン膜厚との関係図、第3図は本発明の製
造工程図、第4図は製造方法の比較図、第5図は従来例
の一例の断面図である。 〈符号の説明〉 1・・・絶縁基板 2・・・チャネル形成領域3
・・・ソース領域 4・・・ドレイン領域5・・・
ゲート酸化膜 6・・・フィールド酸化膜7・・・ソ
ース電極 8・・・ゲート電極9・・・ドレイン電
極 11・・・p型チャネル下部領域12・・・n型
チャネル表面領域 代理人弁理士 中 村 純之助 才1 ダ 1−−−ルφ龜議4及 7−−−ソース電
浄2−−−→′イ午IL/94デ(4句tべ 8
−・−テパ一ト1【才を3−−− V−X4@cぺ
9−一−ドレイ〉1譜6−−−フイールド゛
盾賢Aこ膜 や2図 ホ゛すsj4
Claims (1)
- 絶縁基板上に設けた半導体薄膜にチャネル形成領域を挟
んでソース領域とドレイン領域とを形成し、更に上記チ
ャネル形成領域上にゲート酸化膜を介してゲート電極を
設けた薄膜トランジスタにおいて、上記チャネル形成領
域が、第1導電型にドーピングされた半導体薄膜上のゲ
ート酸化膜中に第2導電型の不純物をイオン注入し、そ
の後の熱処理で上記第2導電型の不純物を上記半導体薄
膜表面に拡散することによって上記ゲート酸化膜近傍部
分に形成された第2導電型の第1の領域と、第1導電型
の第2の領域とからなることを特徴とする薄膜トランジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8996386A JPS62248255A (ja) | 1986-04-21 | 1986-04-21 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8996386A JPS62248255A (ja) | 1986-04-21 | 1986-04-21 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62248255A true JPS62248255A (ja) | 1987-10-29 |
Family
ID=13985339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8996386A Pending JPS62248255A (ja) | 1986-04-21 | 1986-04-21 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62248255A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5151759A (en) * | 1989-03-02 | 1992-09-29 | Thunderbird Technologies, Inc. | Fermi threshold silicon-on-insulator field effect transistor |
US5367186A (en) * | 1992-01-28 | 1994-11-22 | Thunderbird Technologies, Inc. | Bounded tub fermi threshold field effect transistor |
US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
US5440160A (en) * | 1992-01-28 | 1995-08-08 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
US5525822A (en) * | 1991-01-28 | 1996-06-11 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor including doping gradient regions |
US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
US7326604B2 (en) | 1997-07-14 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US11929402B2 (en) | 2020-02-27 | 2024-03-12 | Novel Crystal Technology, Inc. | Field-effect transistor and method for designing same |
-
1986
- 1986-04-21 JP JP8996386A patent/JPS62248255A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5151759A (en) * | 1989-03-02 | 1992-09-29 | Thunderbird Technologies, Inc. | Fermi threshold silicon-on-insulator field effect transistor |
US5525822A (en) * | 1991-01-28 | 1996-06-11 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor including doping gradient regions |
US5367186A (en) * | 1992-01-28 | 1994-11-22 | Thunderbird Technologies, Inc. | Bounded tub fermi threshold field effect transistor |
US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
US5374836A (en) * | 1992-01-28 | 1994-12-20 | Thunderbird Technologies, Inc. | High current fermi threshold field effect transistor |
US5440160A (en) * | 1992-01-28 | 1995-08-08 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
US7326604B2 (en) | 1997-07-14 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US11929402B2 (en) | 2020-02-27 | 2024-03-12 | Novel Crystal Technology, Inc. | Field-effect transistor and method for designing same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04154171A (ja) | 半導体装置 | |
JPH0216020B2 (ja) | ||
JPH0225067A (ja) | 半導体装置 | |
KR960035908A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
JPH02210871A (ja) | 半導体装置 | |
JPS62248255A (ja) | 薄膜トランジスタ | |
JPH05251694A (ja) | Mos型半導体装置及びその製造方法 | |
US6621118B2 (en) | MOSFET, semiconductor device using the same and production process therefor | |
JPH02180074A (ja) | オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ | |
JP2629995B2 (ja) | 薄膜トランジスタ | |
JPH05235335A (ja) | 半導体装置 | |
JPS6025028B2 (ja) | 半導体装置の製造方法 | |
JP2623902B2 (ja) | 半導体装置とその製造方法 | |
JPH051083Y2 (ja) | ||
JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
JPS62248256A (ja) | 半導体装置 | |
JPH0461254A (ja) | 半導体装置およびその製造方法 | |
JPS62229978A (ja) | 半導体装置 | |
JP2668929B2 (ja) | 半導体装置の製造方法 | |
JP2001168330A (ja) | Mosfetおよびmosfetの製造方法 | |
JPH1126766A (ja) | Mos型電界効果トランジスタおよびその製造方法 | |
JPH11274499A (ja) | 半導体装置及びその製造方法 | |
JPS61242079A (ja) | Mos型半導体素子の製造方法 | |
JPS6252470B2 (ja) | ||
JPS6367778A (ja) | 半導体装置の製造方法 |