JPS62248256A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62248256A JPS62248256A JP9262286A JP9262286A JPS62248256A JP S62248256 A JPS62248256 A JP S62248256A JP 9262286 A JP9262286 A JP 9262286A JP 9262286 A JP9262286 A JP 9262286A JP S62248256 A JPS62248256 A JP S62248256A
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- conductive layer
- gate electrode
- electrode
- gate
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 27
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＭＯＳ）ランジスタを
有する半導体装置に関する。
有する半導体装置に関する。
従来のＭＯＳトランジスタは第３図に示すようにシリコ
ン基板１にシリコン基板と逆導電型の不純物を導入して
形成されたソース・ドレイン領域３と、このソース・ト
レイン領域間上にグーＩ−酸化膜２を介して形成された
、多結晶シリコンからなるゲート電極５から構成されて
いた。尚、第３図において１１は層間絶縁膜、１０は電
極である。
ン基板１にシリコン基板と逆導電型の不純物を導入して
形成されたソース・ドレイン領域３と、このソース・ト
レイン領域間上にグーＩ−酸化膜２を介して形成された
、多結晶シリコンからなるゲート電極５から構成されて
いた。尚、第３図において１１は層間絶縁膜、１０は電
極である。
上述した従来のＭＯＳ）−ランジスタにおいては、ゲー
ト長を微細化しようとすると短チャンネル効果などの悪
影響が現われるため、比例縮小則にもとづいてゲート長
の他、接合の深さや電源電圧なども同時に小さくしなけ
ればならない。
ト長を微細化しようとすると短チャンネル効果などの悪
影響が現われるため、比例縮小則にもとづいてゲート長
の他、接合の深さや電源電圧なども同時に小さくしなけ
ればならない。
しかし、単純に縮小できない部分もある。例えば、電源
電圧は他の装置との関係があり、−概に低くすることは
できない。また、接合の深さも浅くなると、電極形成時
においてシリコン基板への突きぬけなどの問題が生じる
。そして、電源電圧を下げずに、ゲート長を小さくする
とパンチスルーやホットエレクトロン効果が起きやすく
なる。また、接合の深さを浅くできないとしきい値電圧
のゲート長依存性が大きくなったり、ゲート電極とソー
ス・ドレイン領域との重なり部分の容量が相対的に大き
くなるという問題もある。
電圧は他の装置との関係があり、−概に低くすることは
できない。また、接合の深さも浅くなると、電極形成時
においてシリコン基板への突きぬけなどの問題が生じる
。そして、電源電圧を下げずに、ゲート長を小さくする
とパンチスルーやホットエレクトロン効果が起きやすく
なる。また、接合の深さを浅くできないとしきい値電圧
のゲート長依存性が大きくなったり、ゲート電極とソー
ス・ドレイン領域との重なり部分の容量が相対的に大き
くなるという問題もある。
本発明の目的は、微細化されたゲート電極と浅いソース
・ドレイン領域とを有し、高集積化、高速化された半導
体装置を提供することにある。
・ドレイン領域とを有し、高集積化、高速化された半導
体装置を提供することにある。
本発明の半導体装置は、半導体基板上に形成されたゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極と、このゲート電極の側面に絶縁膜を介して形成され
た導電層と、この導電層に接続し導電層下の前記半導体
基板表面に反転型ソース・ドレイン領域を形成する為の
電圧印加電極と、前記ゲート電極と前記導電層とをマス
クとし前記半導体基板表面に形成されたソース・ドレイ
ン領域とを含んで構成される。
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極と、このゲート電極の側面に絶縁膜を介して形成され
た導電層と、この導電層に接続し導電層下の前記半導体
基板表面に反転型ソース・ドレイン領域を形成する為の
電圧印加電極と、前記ゲート電極と前記導電層とをマス
クとし前記半導体基板表面に形成されたソース・ドレイ
ン領域とを含んで構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の千面図及び
、１ｍ−Ａ′線断面図である。
、１ｍ−Ａ′線断面図である。
第１図（ａ）、（ｂ）において、シリコン基板１上には
５ｉｔ）２からなるゲート酸化膜２が設けられており、
このゲート酸化膜２上には多結晶シリコンからなり従来
よりゲート長の短いゲート電極５が形成されている。そ
してこのゲート電極５の側面には熱酸化膜７を介して多
結晶シリコンからなる導電層８が形成されている。そし
てこの導電層８には、導電層８の下部のシリコン基板１
表面に反転型ソース・ドレイン領域４を形成する為の電
圧印加電極１２が接続されている。更にシリコン基板ｌ
の表面には、ゲート電極５と導電層８をマスクとして用
いて不純物を導入したソース・ドレイン領域３が形成さ
れている。尚、図において６はＣＶＤ法による酸化膜、
１１は層間絶縁膜、１２は電極である。
５ｉｔ）２からなるゲート酸化膜２が設けられており、
このゲート酸化膜２上には多結晶シリコンからなり従来
よりゲート長の短いゲート電極５が形成されている。そ
してこのゲート電極５の側面には熱酸化膜７を介して多
結晶シリコンからなる導電層８が形成されている。そし
てこの導電層８には、導電層８の下部のシリコン基板１
表面に反転型ソース・ドレイン領域４を形成する為の電
圧印加電極１２が接続されている。更にシリコン基板ｌ
の表面には、ゲート電極５と導電層８をマスクとして用
いて不純物を導入したソース・ドレイン領域３が形成さ
れている。尚、図において６はＣＶＤ法による酸化膜、
１１は層間絶縁膜、１２は電極である。
このように構成された本実施例においては、導電層８に
電圧（シリコン基板１がＰ型の場合は最高電圧、Ｎ型の
場合は最低電圧）を印加することにより、導電層８の下
部に電界が発生し、シリコン基板ｌの表面に反転層が形
成され、この反転層が反転型ソース・ドレイン領域４と
なる。この反転型ソース・トレイン領域４は接合の深さ
が浅いために短チヤネル効果が起きにくい。また電極１
０は接合の深さを大きくとれるソース・ドレイン領域３
に設けられているため電極１０のシリコン基板への突き
抜けは特に生じない。更にゲート電極５と反転型ソース
・トレイン領域４との重なりによる容量は極めて小さい
ものとなる。
電圧（シリコン基板１がＰ型の場合は最高電圧、Ｎ型の
場合は最低電圧）を印加することにより、導電層８の下
部に電界が発生し、シリコン基板ｌの表面に反転層が形
成され、この反転層が反転型ソース・ドレイン領域４と
なる。この反転型ソース・トレイン領域４は接合の深さ
が浅いために短チヤネル効果が起きにくい。また電極１
０は接合の深さを大きくとれるソース・ドレイン領域３
に設けられているため電極１０のシリコン基板への突き
抜けは特に生じない。更にゲート電極５と反転型ソース
・トレイン領域４との重なりによる容量は極めて小さい
ものとなる。
次に、本発明の一実施例の製造方法を第２図（ａ）〜（
ｄ）を用いて説明する。
ｄ）を用いて説明する。
まず、第２図（ａ＞に示すように、シリコン基板１上に
ゲート酸化膜２を形成したのち多結晶シリコン層とＣＶ
Ｄ法による酸化膜６を成長させる。次に、全面にホトレ
ジスト膜を形成したのちバターニングし、マスク１３を
形成する。続いて、このマスク１３を用いてＣＶＤ酸化
膜６と多結晶シリコン層をエツチングし、多結晶シリコ
ンからなるグーＩ〜電極５を形成する。
ゲート酸化膜２を形成したのち多結晶シリコン層とＣＶ
Ｄ法による酸化膜６を成長させる。次に、全面にホトレ
ジスト膜を形成したのちバターニングし、マスク１３を
形成する。続いて、このマスク１３を用いてＣＶＤ酸化
膜６と多結晶シリコン層をエツチングし、多結晶シリコ
ンからなるグーＩ〜電極５を形成する。
次に、第２図（ｂ）に示すように表面を酸化してゲート
電極５の側面に熱酸化膜７を形成する。
電極５の側面に熱酸化膜７を形成する。
続いてゲート電極５をマスクとし、シリコン基板１と逆
導電型の不純物をイオン注入しシリコン基板表面を反転
し易くしておく。
導電型の不純物をイオン注入しシリコン基板表面を反転
し易くしておく。
次に、第２図（ｃ）に示すように多結晶シリコンを全面
に成長させたのち、ゲート電極５の側面に熱酸化１１ｉ
７を介して接続する導電層８を形成する。
に成長させたのち、ゲート電極５の側面に熱酸化１１ｉ
７を介して接続する導電層８を形成する。
次に、第２図（ｄ）に示すように、導電層８及びゲート
電極５をマスクとしてシリコン基板１と逆導電型不純物
をイオン注入し、ソース・ドレイン領域３を形成する。
電極５をマスクとしてシリコン基板１と逆導電型不純物
をイオン注入し、ソース・ドレイン領域３を形成する。
次に、全面に層間絶縁膜１１を形成しコンタクト孔を設
けて電極１０及び電圧印加電極１２を形成することによ
り第１図（ａ＞、（ｂ）に示したＭＯＳ）う〉′ジスタ
が完成する。
けて電極１０及び電圧印加電極１２を形成することによ
り第１図（ａ＞、（ｂ）に示したＭＯＳ）う〉′ジスタ
が完成する。
尚、上記実施例においてはゲート電極５と導電層８間の
絶縁膜として酸化膜を用いた場合について説明したが他
の絶縁膜でもよい。又、導電層として多結晶シリコンを
用いたが、タングステン等の金属を用いることができる
。
絶縁膜として酸化膜を用いた場合について説明したが他
の絶縁膜でもよい。又、導電層として多結晶シリコンを
用いたが、タングステン等の金属を用いることができる
。
以上説明したように本発明は、ゲート電極の側面に絶縁
膜を介して導電層を設け、この導電層に接続し半導体基
板表面に反転型ソース・ドレイン領域を形成する為の電
圧印加電極を設けることにより、高集積化、高速化され
た半導体装置が得られる。
膜を介して導電層を設け、この導電層に接続し半導体基
板表面に反転型ソース・ドレイン領域を形成する為の電
圧印加電極を設けることにより、高集積化、高速化され
た半導体装置が得られる。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例の製造方法を説明する為の工程順に示した断面図
、第３図は従来のＭＯ３１〜ランジスタの断面図である
。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ソース・ドレイン領域、５・・−ゲート電極、６・・
・ＣＶ Ｄ酸化膜、７・−・熱酸化膜、８・・・導電層
、９・・・反転型ソース・トレイン領域、ｌ Ｏ・・・
電極、１１・・層間絶縁膜、１２・・・電圧印加電極、
１３・・・マスク。 茅１ヅ 沼２回
Ａ−Ａ’線断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例の製造方法を説明する為の工程順に示した断面図
、第３図は従来のＭＯ３１〜ランジスタの断面図である
。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ソース・ドレイン領域、５・・−ゲート電極、６・・
・ＣＶ Ｄ酸化膜、７・−・熱酸化膜、８・・・導電層
、９・・・反転型ソース・トレイン領域、ｌ Ｏ・・・
電極、１１・・層間絶縁膜、１２・・・電圧印加電極、
１３・・・マスク。 茅１ヅ 沼２回
Claims (1)
- 半導体基板上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたゲート電極と、該ゲート電極の側面
に絶縁膜を介して形成された導電層と、該導電層に接続
し導電層下の前記半導体基板表面に反転型ソース・ドレ
イン領域を形成する為の電圧印加電極と、前記ゲート電
極と前記導電層とをマスクとし前記半導体基板表面に形
成されたソース・ドレイン領域とを含むことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262286A JPS62248256A (ja) | 1986-04-21 | 1986-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262286A JPS62248256A (ja) | 1986-04-21 | 1986-04-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248256A true JPS62248256A (ja) | 1987-10-29 |
Family
ID=14059535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9262286A Pending JPS62248256A (ja) | 1986-04-21 | 1986-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248256A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132758A (en) * | 1988-02-12 | 1992-07-21 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
| US5274261A (en) * | 1990-07-31 | 1993-12-28 | Texas Instruments Incorporated | Integrated circuit degradation resistant structure |
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
-
1986
- 1986-04-21 JP JP9262286A patent/JPS62248256A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132758A (en) * | 1988-02-12 | 1992-07-21 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
| US5306656A (en) * | 1988-06-24 | 1994-04-26 | Siliconix Incorporated | Method for reducing on resistance and improving current characteristics of a MOSFET |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
| US5274261A (en) * | 1990-07-31 | 1993-12-28 | Texas Instruments Incorporated | Integrated circuit degradation resistant structure |
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
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