JPH0430753B2 - - Google Patents
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- JPH0430753B2 JPH0430753B2 JP21567683A JP21567683A JPH0430753B2 JP H0430753 B2 JPH0430753 B2 JP H0430753B2 JP 21567683 A JP21567683 A JP 21567683A JP 21567683 A JP21567683 A JP 21567683A JP H0430753 B2 JPH0430753 B2 JP H0430753B2
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Description
【発明の詳細な説明】
この発明はMOSMIS型半導体装置の製造方法
に関するものである。
に関するものである。
従来のMOSMIS型半導体装置において、ゲー
ト電極はゲート絶縁膜の上に面状に設けられてい
る。ところでMOSMIS型半導体装置において、
速度を速くするにはチヤンネル部分の長さＬを短
かくするか、チヤンネル部分の幅Ｗを広くとるか
すればよいことが知られている。しかしチヤンネ
ルの長さＬは、余り小さくするとソース領域とド
レイン領域とが近接しすぎてパンチスルーがお
き、いわゆるシヨートチヤンネル効果が生じるお
それがある。したがつてＬを小さくすることにつ
いては制約がある。他方チヤンネルの幅Ｗを大き
くすると一つのトランジスタの占める割合が大き
くなり、高集積化の要求に反することになる。
ト電極はゲート絶縁膜の上に面状に設けられてい
る。ところでMOSMIS型半導体装置において、
速度を速くするにはチヤンネル部分の長さＬを短
かくするか、チヤンネル部分の幅Ｗを広くとるか
すればよいことが知られている。しかしチヤンネ
ルの長さＬは、余り小さくするとソース領域とド
レイン領域とが近接しすぎてパンチスルーがお
き、いわゆるシヨートチヤンネル効果が生じるお
それがある。したがつてＬを小さくすることにつ
いては制約がある。他方チヤンネルの幅Ｗを大き
くすると一つのトランジスタの占める割合が大き
くなり、高集積化の要求に反することになる。
この発明は上述の課題を解決するため、ゲート
電極を筒状に形成したMOSMIS型半導体装置の
製造方法を開示するものである。
電極を筒状に形成したMOSMIS型半導体装置の
製造方法を開示するものである。
本発明の実施例について説明する。
第１図示のように、シリコン基板１に２段に凹
部２を形成する。深さは一段目のステツプが基板
面から約0.5μ、２段目のステツプが１段目のステ
ツプから0.2〜0.3μである。このような凹部２を
設けたシリコン基板１の表面に絶縁膜３を形成す
る。絶縁膜３の形成方法は熱酸化により表面に酸
化膜SiO2を形成する等の方法による（第２Ａ図、
第２Ｂ図）。ついで上記凹部２に電極膜４を設け
る。この電極膜４は対向位置に立上り部５，６を
有する断面Ｕ字状のもので、材料としてはモリブ
デンシリサイドなどを用いてスパツタリングにて
形成する。上記電極膜上に絶縁膜７を設ける（第
３Ａ図、第３Ｂ図）。なお立上り部５，６の上面
には絶縁膜は設けられていないが、この段階では
ここも絶縁膜で被覆しておいて後でこの部分を除
くようにしてもよい。つぎに上記絶縁膜７で被覆
した電極膜４の凹部およびその両側にわたつて半
導体物質層８を形成する。具体的にはシリコンの
単結晶をエピタキシヤル成長させて形成する。こ
の半導体物質層８の上に上記絶縁膜７の立上り部
５，６の内側の部分と連続させて絶縁膜９を設
け、上記絶縁膜７と絶縁膜９とは筒状のゲート絶
縁膜１０となる（第４Ａ図、第４Ｂ図）。この絶
縁膜９の上に電極膜１１を設ける。これは上記の
電極膜４と同じ材料のもので、たとえばモリブデ
ンシリサイドをスパツタリングにて設ける。その
際電極膜１１は上記電極膜４の立上り部５，６と
連続させて形成する。したがつて電極膜４と電極
膜１１とは筒状のゲート電極１２を形成すること
になる（第５Ａ図、第５Ｂ図）。上記電極膜１１
の表面を絶縁膜１３にて被覆する。そしてこの絶
縁膜１３をマスクとして利用して、上記筒状のゲ
ート電極１２の開口部の外側の半導体物質層８に
イオンを打込んで、ソース領域１４およびドレイ
ン領域１５をつくる（第６Ａ図、第６Ｂ図）。こ
の上に絶縁膜１６、アルミ配線１７、PSG保護
膜１８を設けてMOS型半導体装置を完成する
（第７Ａ図、第７Ｂ図）。このようにゲート電極１
２は筒状に形成され、筒状部内の半導体物質部分
はチヤンネルとして作用することになる。
部２を形成する。深さは一段目のステツプが基板
面から約0.5μ、２段目のステツプが１段目のステ
ツプから0.2〜0.3μである。このような凹部２を
設けたシリコン基板１の表面に絶縁膜３を形成す
る。絶縁膜３の形成方法は熱酸化により表面に酸
化膜SiO2を形成する等の方法による（第２Ａ図、
第２Ｂ図）。ついで上記凹部２に電極膜４を設け
る。この電極膜４は対向位置に立上り部５，６を
有する断面Ｕ字状のもので、材料としてはモリブ
デンシリサイドなどを用いてスパツタリングにて
形成する。上記電極膜上に絶縁膜７を設ける（第
３Ａ図、第３Ｂ図）。なお立上り部５，６の上面
には絶縁膜は設けられていないが、この段階では
ここも絶縁膜で被覆しておいて後でこの部分を除
くようにしてもよい。つぎに上記絶縁膜７で被覆
した電極膜４の凹部およびその両側にわたつて半
導体物質層８を形成する。具体的にはシリコンの
単結晶をエピタキシヤル成長させて形成する。こ
の半導体物質層８の上に上記絶縁膜７の立上り部
５，６の内側の部分と連続させて絶縁膜９を設
け、上記絶縁膜７と絶縁膜９とは筒状のゲート絶
縁膜１０となる（第４Ａ図、第４Ｂ図）。この絶
縁膜９の上に電極膜１１を設ける。これは上記の
電極膜４と同じ材料のもので、たとえばモリブデ
ンシリサイドをスパツタリングにて設ける。その
際電極膜１１は上記電極膜４の立上り部５，６と
連続させて形成する。したがつて電極膜４と電極
膜１１とは筒状のゲート電極１２を形成すること
になる（第５Ａ図、第５Ｂ図）。上記電極膜１１
の表面を絶縁膜１３にて被覆する。そしてこの絶
縁膜１３をマスクとして利用して、上記筒状のゲ
ート電極１２の開口部の外側の半導体物質層８に
イオンを打込んで、ソース領域１４およびドレイ
ン領域１５をつくる（第６Ａ図、第６Ｂ図）。こ
の上に絶縁膜１６、アルミ配線１７、PSG保護
膜１８を設けてMOS型半導体装置を完成する
（第７Ａ図、第７Ｂ図）。このようにゲート電極１
２は筒状に形成され、筒状部内の半導体物質部分
はチヤンネルとして作用することになる。
なお上述の実施例において半導体物質層８を形
成した際凹凸が生じた場合、これをエツチングし
て平坦にならすようにする。またソース領域１４
およびドレイン領域１５を形成する際、イオン打
込み法のほか熱拡散を用いてもよい。
成した際凹凸が生じた場合、これをエツチングし
て平坦にならすようにする。またソース領域１４
およびドレイン領域１５を形成する際、イオン打
込み法のほか熱拡散を用いてもよい。
上述の構成よりなる本発明のMOSMIS型半導
体の製造方法によれば筒状のゲート電極をもち高
速化をはかつたMOSMIS型半導体装置を得るこ
とができる。
体の製造方法によれば筒状のゲート電極をもち高
速化をはかつたMOSMIS型半導体装置を得るこ
とができる。
図面は本発明の実施例を示し、第１図は凹部を
形成したシリコン基板の要部斜視図、第２Ａ図、
第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図および
第７Ａ図は第１図示のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ
図、第４Ｂ図、第５Ｂ図、第６Ｂ図および第７Ｂ
図は第１図示のシリコン基板をＢ−Ｂ線で見た状
態での製造工程説明図である。 １…シリコン基板、２…凹部、３…絶縁膜、４
…電極膜、５，６…立上り部、７…絶縁膜、８…
半導体物質層、１０…ゲート絶縁膜、１２…ゲー
ト電極、１３…絶縁膜、１４…ソース領域、１５
…ドレイン領域。
形成したシリコン基板の要部斜視図、第２Ａ図、
第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図および
第７Ａ図は第１図示のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ
図、第４Ｂ図、第５Ｂ図、第６Ｂ図および第７Ｂ
図は第１図示のシリコン基板をＢ−Ｂ線で見た状
態での製造工程説明図である。 １…シリコン基板、２…凹部、３…絶縁膜、４
…電極膜、５，６…立上り部、７…絶縁膜、８…
半導体物質層、１０…ゲート絶縁膜、１２…ゲー
ト電極、１３…絶縁膜、１４…ソース領域、１５
…ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 基板１に凹部２を形成し、 上記基板の凹部を形成した面を絶縁膜３で被覆
し、 上記凹部面に対向位置に立上り部５，６を有し
断面Ｕ字形の電極膜４を設け、 上記電極膜上を絶縁膜７で被覆し、 上記絶縁膜で被覆した電極膜の凹部およびこの
電極膜の両側にわたつて半導体物質層８を形成
し、 上記半導体物質層上に上記電極膜上の絶縁膜と
連続させて絶縁膜９を設け、筒状のゲート絶縁膜
１０とし、 上記ゲート絶縁膜の上に上記電極膜の立上り部
を連続させて電極膜１１を形成して筒状のゲート
電極１２とし、 上記ゲート電極の表面を絶縁膜１３で被覆し、 上記筒状のゲート電極の両端の外側の半導体部
分をそれぞれソース領域１４、ドレイン領域１５
に形成する ことを特徴とするMIS型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567683A JPS60107862A (ja) | 1983-11-16 | 1983-11-16 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567683A JPS60107862A (ja) | 1983-11-16 | 1983-11-16 | Ｍｉｓ型半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008263A Division JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107862A JPS60107862A (ja) | 1985-06-13 |
| JPH0430753B2 true JPH0430753B2 (ja) | 1992-05-22 |
Family
ID=16676312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21567683A Granted JPS60107862A (ja) | 1983-11-16 | 1983-11-16 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107862A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522687B2 (en) * | 2017-02-16 | 2019-12-31 | Qualcomm Incorporated | Wrap-around gate structures and methods of forming wrap-around gate structures |
-
1983
- 1983-11-16 JP JP21567683A patent/JPS60107862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60107862A (ja) | 1985-06-13 |
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