JPH03296272A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、高耐圧
ＭＯ３）ランジスタを有する半導体装置の製造に適用し
て好適なものである。

〔発明の概要〕 本発明は、半導体装置の製造方法において、半導体基板
のゲート電極形成領域にフィールド酸化膜を形成し、こ
のフィールド酸化膜を除去することにより形成される溝
にゲート電極を形成するとともに、この溝の両側に低不
純物濃度部を有するソース領域及びドレイン領域をその
低不純物濃度部がゲート電極の両端部と重なるように形
成することによって、パンチスルー耐圧が高い高耐圧Ｍ
Ｏ３）ランジスタを得ることができるようにしたもので
ある。

〔従来の技術〕

従来、ＭＯ３ＬＳＴなどに搭載される高耐圧ＭＯ３）ラ
ンジスタとしては、第７図または第８図に示すような構
造のものが多く用いられている。

第７回において、符号１０１は例えばｐ型のシリコン（
Ｓｉ）基板、１０２はゲート５ｉ０２膜、１０３はゲー
ト電極、１０４はｎ゛型のソース領域、１０５はｎ＋型
のドレイン領域を示す。この場合、これらのソース領域
１０４及びドレイン領域１０５には、ゲート電極１０３
の両端部の下側の部分に例えばｎ−型の低不純物濃度部
１．０４ａ、１０５ａが形成されている。そして、この
低不純物濃度部１０５ａによりドレイン領域１０５の近
傍の電界の緩和が図られている。一方、第８図に示す高
耐圧ＭＯ，Ｓ）ランジスクにおいては、ゲート電極１０
３０両端部は膜厚の大きい５ｉＯ７膜１０６上に延在し
ており、ソース領域１０４及びドレイン領域１０５の低
不純物濃度部１０４ａ、１０５ａは、この膜厚の大きい
ＳｉＯ□膜１０６の下側の部分に形成されている。

なお、特開平１１４７８６６号公報には、ゲート電極が
第１の部分とこの第１の部分に隣接した第２及び第３の
部分とから成り、これらの第１、第２及び第３の部分は
互いに導通があり、かつ第２及び第３の部分のゲート電
極下の絶縁膜の膜厚が第１の部分のゲート電極下の絶縁
膜の膜厚と異なる高耐圧ＭＯ３Ｉ−ランジスタが提案さ
れている。

〔発明が解決しようとする課題〕

上述の第７図や第８図に示す従来の高耐圧ＭＯＳトラン
ジスタにおいては、ソース領域１０４及びドレイン領域
１０５がゲート電極１０３よりも深い位置に形成されて
いることから、構造的にパンチスルーが起きやすい。こ
のため、十分なパンチスルー耐圧を得ることは困難であ
った。

従って本発明の目的は、パンチスルー耐圧が高い高耐圧
ＭＯＳトランジスタを得ることができる半導体装置の製
造方法を提供することにある。

本発明の上記目的及びその他の目的は、以下の説明より
明らかとなるであろう。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、半導体基板（１
）の素子分離領域及びゲート電極形成領域にフィールド
酸化膜（４）を形成する工程と、ゲート電極形成領域の
フィールド酸化膜（４ａ）の端部を除去する工程と、ゲ
ート電極形成領域のフィールド酸化膜（４ａ）をマスク
として半導体基板（１）中にソース領域及びドレイン領
域形成用の第１の不純物を低濃度にイオン注入する工程
と、ゲート電極形成領域のフィールド酸化膜（４ａ）を
除去する工程と、ゲート電極形成領域における半導体基
板（１）上にゲート絶縁膜（６）を介してゲート電極（
９）を形成する工程と、ゲート電極（９）をマスクとし
て半導体基板（１）中にソース領域及びドレイン領域形
成用の第２の不純物を高濃度にイオン注入する工程とを
具備する。

また、本発明は、半導体装置の製造方法において、半導
体基板（１）の素子分離領域及びゲート電極形成領域に
フィールド酸化膜（４）を形成する工程と、ゲート電極
形成領域のフィールド酸化膜（４ａ）をマスクとして半
導体基板（１）中にソース領域及びドレイン領域形成用
の第１の不純物を低濃度にイオン注入する工程と、ゲー
ト電極形成領域のフィールド酸化膜（４ａ）を除去する
工程と、ゲート電極形成領域における半導体基板（１）
上にゲート絶縁膜（６）を介してゲート電極（９）を形
成する工程と、ゲート電極（９）をマスクとして半導体
基板（１）中にソース領域及びドレイン領域形成用の第
２の不純物を高濃度にイオン注入する工程とを具備する
。

また、本発明は、半導体装置の製造方法において、半導
体基板（１）の素子分離領域及びゲート電極形成領域に
フィールド酸化膜（４）を形成する工程と、ゲート電極
形成領域のフィールド酸化膜（４ａ）を除去する工程と
、ゲート電極形成領域における半導体基板（１）上にゲ
ート絶縁膜（６）を介してゲート電極（９）を形成する
工程と、ゲート電極（９）をマスクとして半導体基板（
１）中にソース領域及びドレイン領域形成用の第１の不
純物を低濃度にイオン注入する工程と、ゲート電極（９
）の側壁にサイドウオールスペーサ（１２）を形成する
工程と、サイドウオールスペーサ（１２）及びゲート電
極（９）をマスクとして半導体基板（１）中にソース領
域及びドレイン領域形成用の第２の不純物を高濃度にイ
オン注入する工程とを具備する。

〔作用〕

上述のように構成された本発明の第１の発明による半導
体装置の製造方法によれば、ゲート電極形成領域のフィ
ールド酸化膜（４ａ）の端部を除去することによりこの
除去部に凹部が形成される。

次に、ゲート電極形成領域のフィールド酸化膜（４ａ）
をマスクとして半導体基板（１）中にソース領域及びド
レイン領域形成用の第１の不純物を低濃度にイオン注入
することにより、この凹部の側壁部における半導体基板
（１）中に低不純物濃度の半導体領域（７，８）をゲー
ト電極（９）の両端部と重なるように形成することがで
きる。

次に、ゲート電極形成領域のフィールド酸化膜（４ａ）
を除去して溝（１ａ）を形成した後、ゲート電極形成領
域における半導体基板（１）上にゲート絶縁膜（６）を
介してゲート電極（９）を形成する。次に、このゲート
電極（９）をマスクとして半導体基板（１）中にソース
領域及びドレイン領域形成用の第２の不純物を高濃度に
イオン注入することにより、溝（１ａ）の側壁部に低不
純物濃度部（１０ａ、１ｌａ）を有するソース領域（１
０）及びドレイン領域（１１）をその低不純物濃度部（
１０ａ、１ｌａ）がゲート電極（９）の両端部と重なる
よ、うに形成することができる。

この場合、これらのソースＭ域（１０）及びドレイン領
域（１１）はゲート電極（９）とほぼ同じ高さとなり、
しかもこれらのソース領域（１０）及びドレイン領域（
１１）の低不純物濃度部（１０ａ、ｌ１ａ）は半導体基
板（１）に形成された溝（１ａ）の側壁部に形成される
ので、従来のようにソース領域及びドレイン領域がゲー
ト電極よりも深い所に形成されている場合に比べてパン
チスルーは起きにくくなる。これによって、パンチスル
ー耐圧が高い高耐圧ＭＯ３Ｉ−ランジスタを得ることが
できる。また、ソースＮ、ｈ”Ｕ　（１０）及びドレイ
ン領域（１１）の低不純物濃度部（１０ａ。

１１ａ）は半導体基ｖｉ、（１）に形成された溝（１ａ
）の側壁部に形成されるので、その分だけトランジスタ
の寸法を縮小するこ七ができる。

また、上述のように構成された本発明の第２の発明によ
る半導体装置の製造方法によれば、ゲー０ ト電極形成領域のフィールド酸化膜（４ａ）をマスクと
して半導体基板（１）中にソース領域及びドレイン領域
形成用の第１の不純物を低濃度にイオン注入することに
より、このゲート電極形成領域のフィールド酸化膜（４
ａ）に対して自己整合的に低不純物濃度の半導体領域（
７，８）を形成することができる。次に、ゲート電極形
成領域のフィールド酸化膜（４ａ）を除去して溝（１ａ
）を形成する。次に、ゲート電極形成領域における半導
体基板（１）上にゲート絶縁膜（６）を介してゲート電
極（９）を形成した後、このゲート電極（９）をマスク
として半導体基板（１）中にソース領域及びドレイン領
域形成用の第２の不純物を高濃度にイオン注入すること
により、溝（１ａ）の両側の部分の半導体基板（１）中
に低不純物濃度部（１０ａ、１ｌａ）を有するソース領
域（１０）及びドレイン領域（１１）をその低不純物濃
度部（１０ａ、１ｌａ）がゲート電極（９）の両端部と
重なるように形成することができる。この場合、これら
のソース領域（１０）及びドレイン領域（１１）はゲー
ト電極（９）とほぼ同じ高さとなり、しかもソース領域
（１０）及びドレイン領域（１１）間におけるゲート絶
縁膜（６）と半導体基板（１）との界面は半導体基板（
１）に形成された溝（１ａ）の形状に対応して凹状とな
るためサブスレッシュホールド電流は凹状に流れること
になる。このため、従来のようにソース領域及びドレイ
ン領域がゲート電極よりも深い所に形成されている場合
に比べてパンチスルーは起きにくくなる。これによって
、バンチスルー耐圧が高い高耐圧ＭＯ３）ランジスタを
得ることができる。

さらに、上述のように構成された本発明の第３の発明に
よる半導体装置の製造方法によれば、ゲート電極形成領
域のフィールド酸化膜（４ａ）を除去することにより溝
（１ａ）を形成する。次に、ゲート電極形成領域におけ
る半導体基板（１）上にゲート絶縁膜（６）を介してゲ
ート電極（９）を形成する。次に、このゲート電極（９
）をマスクとして半導体基板（１）中にソース領域及び
ドレイン領域形成用の第１の不純物を低濃度にイ第１ ２ ン注入することにより、このゲート電極（９）に対して
自己整合的に低不純物濃度の半導体領域（７，８）を形
成することができる。次に、このゲート電極（９）の側
壁にサイドウオールスペーサ（１２）を形成した後、こ
のサイドウオールスペーサ（１２）及びゲート電極（９
）をマスクとして半導体基板（１）中に第２の不純物を
高濃度にイオン注入することによって、溝（ｌａ）の両
側の部分の半導体基板（１）中に低不純物濃度部（１０
ａ、ｌ１ａ）を有するソース領域（１０）及びドレイン
領域（１１）をその低不純物濃度部（１０ａ、ｌ１ａ）
がゲート電極（９）の両端部及びサイドウオールスペー
サ（１２）と重なるように形成することができる。この
場合、これらのソース領域（１０）及びドレイン領域（
ＩＩ）はゲート電極（９）とほぼ同じ高さとなり、しか
もソース領域（１０）及びドレイン領域（１１）間にお
けるゲート絶縁膜（６）と半導体基板（１）との界面は
半導体基板（１）に形成された溝（１ａ）の形状に対応
して凹状となるためサブスレッシュホールド電流は凹状
に流れることになる。このため、従来のようにソース領
域及びドレイン領域がゲート電極よりも深い所に形成さ
れている場合に此べて、パンチスルーは起きにくくなる
。これによって、バンチスルー耐圧が高い高耐圧ＭＯＳ
トランジスタを得ることができる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａ〜第１図Ｈは本発明の第１実施例によるＭＯ３
ＬＳＩの製造方法を示し、第２図はこの第１実施例によ
るＭＯ３ＬＳＩの製造方法により製造されたＭＯ３ＬＳ
Ｉの平面図を示す。

この第１実施例においては、第１図Ａに示すように、ま
ず例えばｐ型Ｓｉ基板１の素子分離領域及びゲート電極
形成領域にＳｉＣ２膜（パッド５ｉＯｚ膜）２を介して
形成された所定形状のＳｉ３Ｎｇ膜３を酸化マスクとし
て用いてこのｐ型Ｓｉ基板１を選択的に熱酸化すること
により、素子分離領域及３ ４ びゲート電極形成領域にフィールド５ｉＯ７膜４を形成
する。

次に、例えばプラズマエツチングによりＳｉ３Ｎ４膜３
をエツチング除去した後、第１図Ｂに示すように、活性
領域に対応する部分に開口５ａ（第２図参照）を有する
所定形状のレジストパターン５をリソグラフィーにより
形成してこのレジストパターン５により素子分離領域の
表面を覆う。

次に、レジストパターン５をマスクとして例えばウェッ
トエツチングのような等方性エツチングによりＳｉＯ□
膜２及びフィールド５ｉ０２膜４をエツチングする。こ
こで、このエツチング量は、例えばフィールドＳｉＯ□
膜４の膜厚のほぼ半分に選ばれる。この等方性エツチン
グにより、第１図Ｃに示すように、ゲート電極形成領域
のフィールド５ｉＯ７膜４ａの膜厚がほぼ半分に減少す
るとともに、このフィールド５ｉ０２膜４ａの端部がエ
ツチング除去されてこのフィールドＳｉＯ□膜４ａとこ
のフィールドＳｉＯ□膜４ａの周辺部のｐ型Ｓｉ基板１
との間に凹部が形成される。

次に、レジストパターン５を除去した後、第１図りに示
すように、ゲート電極形成領域のフィールド５ｉＯｚ膜
４ａをマスクとして例えばリン（Ｐ）のようなｎ型不純
物をｐ型Ｓｉ基板１中に低濃度にイオン注入する（イオ
ン注入されたｎ型不純物を・で示す）。このイオン注入
の際には、上述の四部の側壁部におけるｐ型Ｓｉ基板１
中にもｎ型不純物が低濃度にイオン注入される。なお、
膜厚が大きいフィールドＳｉＯ□膜４ａの下側にはｎ型
不純物はイオン注入されないわ 次に、全面エツチングを行うことによりゲート電極形成
領域のフィールドＳｉＯ□膜４ａをエツチング除去して
、第１図Ｅに示すように、溝１８を形成する。この場合
、この全面エツチングのエツチング量をフィールド５ｉ
０２膜４ａの膜厚と同一に選ぶことにより、素子分離領
域に最初のほぼ半分の膜厚のフィールドＳｉ０ｇ膜４を
残すことができる。なお、素子分離領域のフィールドＳ
ｉＯ□膜４の表面をあらかじめレジストパターン（図示
せず）などで覆ってから全面エツチングを行うよう５ ６ にすることにより、この素子分離領域のフィールドＳｉ
Ｏ２膜４の膜厚の減少を防止することができる。

次に、熱酸化法により、第１図Ｆに示すように、活性領
域の表面にゲー）ＳｉＯ□膜６を形成する。

この熱酸化の際には、先にｐ型Ｓｔ基板１中にイオン注
入されたｎ型不純物の拡散及び電気的活性化が行われて
、溝１ａの側壁部を含む活性領域中に例えばｎ−型の半
導体領域７，８が形成される。

次に、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Ｓｉ膜をエツチングにより所定形状にパ
ターンニングしてゲート電極９を形成する。この場合、
このゲート電極９の両端部は、溝１ａの側壁部のｎ−型
の半導体領域７゜８と重なっている。

次に、第１図Ｇに示すように、このゲート電極９をマス
クとしてｐ型Ｓｉ基板１中に例えばヒ素（ＡＳ）のよう
なｎ型不純物を高濃度にイオン注入する。

次に、熱処理を行うことにより、ｐ型Ｓｔ基板１中にイ
オン注入されたｎ型不純物の拡散及び電気的活性化を行
う。これによって、第１図Ｈに示すように、先に形成さ
れたｎ−型の半導体領域７゜８から成る低不純物濃度部
１０ａ、ｌｌａを溝１ａの側壁部に有する例えばｎ・型
のソース領域１０及びドレイン領域１１がその低不純物
濃度部１０ａ、ｌｌａがゲート電極９の両端部と重なる
ように形成される。このようにして、ＧＯＬＤ（ｇａｔ
ｅ−ｄｒａｉｎ　ｏｖｅｒｌａｐｐｅｄ）構造の高耐圧
ＭＯ３Ｉ−ランジスタが形成される。この状態における
この高耐圧ＭＯ３）ランジスタの平面図は第２図に示す
通りである。ここで、第１図Ｈは第２図の■−■線に沿
っての断面図に対応する。

以上のように、この第１実施例によれば、ｐ型Ｓｉ基板
１のゲート電極形成領域に形成されたフィールド５ｉＯ
ｚ膜４ａの端部を等方性エツチングにより除去してこの
フィールドＳｉＯ２膜４ａとその周辺部のｐ型Ｓｉ基板
１との間に凹部を形成し、そ７ ８ の後このフィールド５ｉＯｚ膜４ａをマスクとしてｐ型
Ｓｉ基板１中にｎ型不純物を低濃度にイオン注入するよ
うにしているので、後にこのフィールドＳｔ○２膜４ａ
をエツチング除去することによりｐ型Ｓｉ基板１に形成
される溝１ａの側壁部にｎ−型の半導体領域７．８を形
成することができる。そして、ゲート電極９を形成した
後にこのゲート電極９をマスクとしてｐ型Ｓｉ基板１中
にｎ型不純物を高濃度にイオン注入することにより、そ
の低不純物濃度部１０ａ、ｌｌａがゲート電極９の両端
部と重なっているソース領域１０及びドレイン領域１１
を形成することができる。その結果、これらのソース領
域１０及びドレイン領域１１はゲート電極９とほぼ同じ
高さとなり、しかもこれらのソース領域１０及びドレイ
ン領域１１の低不純物濃度部１０ａ、ｌｌａはｐ型Ｓｉ
基板１に形成された溝１ａの側壁部に形成された構造と
なる。このため、パンチスルーは起きにくくなり、これ
によってパンチスルー耐圧が高いＧＯＬＤ構造の高耐圧
ＭＯＳトランジスタを得ることができる。また、上述の
ようにソース領域１０及びドレイン領域１１の低不純物
濃度部１０ａ、１．１ａをｐ型Ｓｉ基板１に形成された
溝１ａの側壁部に形成しているので、その分だけトラン
ジスタのチャネル長方向の寸法を縮小することができる
。さらに、ソース領域１０及びドレイン領域１１の低不
純物濃度部１０ａ’、Ｉｌａとゲート電極９との重なり
部の長さを大きくとることにより、より一層の高耐圧化
を図ることができる。さらにまた、このＧＯＬＤ構造の
高耐圧ＭＯ３）ランジスタによれば、ソース領域１０及
びドレイン領域１１の低不純物濃度部１０ａ、ｌｌａと
ゲート電極９とが重なっていることから、トランジスタ
の駆動能力の向上を図ることができる。

第３図Ａ〜第３図りは本発明の第２実施例によるＭＯ３
ＬＳＩの製造方法を示す。

この第２実施例においては、第３図Ａに示すように、第
１実施例と同様に所定形状のＳｉ、Ｎ４膜３を酸化マス
クとして用いてＰ型Ｓｉ基板１を選択的に熱酸化するこ
とにより、素子分離領域及びゲ９ ０ 一ト電極形成領域にフィールド５ｉＯ７膜４を形成する
。

次に、Ｓｉ３Ｎ４膜３をエツチング除去した後、ゲート
電極形成領域のフィールドＳｉ０ｇ膜４ａをマスクとし
て例えばＰのようなｎ型不純物をｐ型Ｓｉ基板１中に低
濃度にイオン注入する。この後、必要に応じて注入不純
物の拡散及び電気的活性化のための熱処理を行う。これ
によって、第３図Ｂに示すように、このフィールドＳｉ
Ｏ□膜４ａに対して自己整合的に例えばｎ−型の半導体
領域７８が形成される。

次に、第３図Ｃに示すように、レジストパターン５を形
成してこのレジストパターン５により素子分離領域のフ
ィールドＳｉＯ□膜４の表面を覆った後、このレジスト
パターン５をマスクとしてゲート電極形成領域のフィー
ルドＳｉＯ□膜４ａ及びＳｉＯ□膜２を例えばウェット
エツチングによりエツチング除去して溝１ａを形成する
。この場合、上述のｎ−型の半導体領域７．８は、この
溝１ａの両側の部分のｐ型Ｓｉ基板１中に形成されてい
る。

次に、第３図りに示すように、熱酸化法により活性領域
の表面にゲートＳｉＯ□膜６を形成した後、このゲート
５ＩＯ２膜６上に第１実施例と同様にしてゲート電、極
９を形成する。次に、このゲート電極９をマスクとして
Ｐ型Ｓｉ基板１中に例えばＡｓのようなｎ型不純物を高
濃度にイオン注入する。この後、注入不純物の拡散及び
電気的活性化のための熱処理を行う。これによって、先
に形成されたｎ−型の半導体領域７，８から成る低不純
物濃度部１’Ｏａ、Ｉｌａがゲート電極９の両端部と重
なった例えばｎ＋型のソース領域１０及びドレイン領域
１１がこのゲート電極９に対して自己整合的に形成され
、ＧＯＬＤ構造の高耐圧ＭＯ３）ランジスタが形成され
る。なお、ソース領域１０及びドレイン領域１１の低不
純物濃度部１０ａ、１１ａとゲート電極９との重なり部
の長さは、例えば１〜２μｍ程度に選ばれる。

以上のように、この第２実施例によれば、ゲート電極形
成領域のフィールドＳｉＯ□膜４ａをエツチング除去す
ることにより形成された溝１ａの両１ ２ 側の部分のｐ型Ｓ１基板１中に低不純物濃度部１０ａ、
Ｉｌａを有するソース領域１０及びドレイン領域１１を
その低不純物濃度部１０ａ、ｌｌａがデー１〜電、極９
の両端部と重なるように形成することができるので、こ
れらのソース領域１０及びドレイン領域１１はゲート電
極９とほぼ同じ高さとなる。また、ソース領域１０及び
ドレイン領域１１間におけるゲートＳｉＯ□膜６とｐ型
Ｓｉ基板１との界面は溝１ａの形状に対応して凹状とな
るため、ザブスレッシュホールド電流は凹状に流れるこ
とになる。これによって、パンチスルーが起きにくくな
り、パンチスルー耐圧が高いＧＯＬＤ構造の高耐圧ＭＯ
３）ランジスタを得ることができる。

第４図Ａ〜第４図りは本発明の第３実施例によるＭＯ３
ＬＳＩの製造方法を示す。

この第３実施例においては、第４図Ａに示すように、ま
ず第２実施例と同様にしてＰ型Ｓｔ基板１の素子分離領
域及びゲート電極形成領域にフィールド５ｉｎ）、膜４
を形成する。

次に、第４１１Ｂに示すように、レジストパターン５を
形成してこのレジストパターン５により素子分離領域の
フィールド５ｉＯｚ膜４の表面を覆った後、このレジス
トパターン５をマスクとしてゲート電極形成領域のフィ
ールドＳｉ○２膜４ａ及びＳｉＯ□膜２を例えばウェッ
トエツチングによりエツチング除去して溝１ａを形成す
る。

次に、第４図Ｃに示すように、第１実施例及び第２実施
例と同様にしてゲートＳｉＯ□膜６及びゲート電極９を
形成した後、このゲート電極９をマスクとして例えばＰ
のようなｎ型不純物をｐ型Ｓｔ基板１中に低濃度にイオ
ン注入する。この後、必要に応じて注入不純物の拡散及
び電気的活性化のための熱処理を行う。これによって、
このゲート電極９に対して自己整合的に例えばｎ−型の
半導体領域７．８が形成される。

次に、ＣＶＤ法により全面に例えば５ｉ０２膜を形成し
た後、このＳｉＯ□膜を例えば反応性イオンエツチング
（ｔＥ）法により基板表面と垂直方向にエツチングする
。これによって、第４図りに示すように、ゲート電極９
の側壁にサイドウオー３ ４ ルスペーサ１２が形成される。次に、このサイドウオー
ルスペーサ１２及びゲート電極９をマスクとしてｐ型Ｓ
ｔ基板１中に例えば＾Ｓのようなｎ型不純物を高濃度に
イオン注入する。この後、注入不純物の拡散及び電気的
活性化のための熱処理を行う。これによって、先に形成
されたｎ−型の半導体領域７，８から成る低不純物濃度
部１０ａ、１１ａがゲート電極９の両端部及びサイドウ
オールスペーサ１２と重なった例えばｎ゛型のソース領
域１０及びドレイン領域１１がこのゲート電極９に対し
て自己整合的に形成され、Ｌ　Ｄ　Ｄ　（ｌｉｇｈｔｌ
ｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構造の高耐圧ＭＯ３）ラ
ンジスタが形成される。

以上のように、この第３実施例によれば、第２実施例と
同様に、ゲート電極形成領域のフィールド５ｉＯｚ膜４
ａをエツチング除去することにより形成された溝１ａの
両側の部分のｐ型Ｓｔ基板１中に低不純物濃度部１０ａ
、１．１ａを有するソース領域１０及びドレイン領域１
１をその低不純物濃度部１０ａ、ｌｌａがゲート電極９
の両端部及びサイドウオールスペーサ１２と重なるよう
に形成することができるので、これらのソース領域１０
及びドレイン領域１１はゲート電極９とほぼ同じ高さと
なるとともに、これらのソース領域１０及びドレイン領
域１１間におけるゲート５ｉＯｚ膜６とｐ型Ｓｔ基板１
との界面が凹状となることによりサブスレッシュホール
ド電流は凹状に流れることになる。これによって、パン
チスルーが起きにくくなり、パンチスルー耐圧が高いＬ
ＤＤ構造の高耐圧ＭＯ３）ランジスタを得ることができ
る。

この第３実施例によるＬＤＤ構造の高耐圧ＭＯＳトラン
ジスタの製造方法は、例えば、内部回路にＬＤＤ構造の
ＭＯＳ）ランジスタを用いたＬＳＩに高耐圧ＭＯ３）ラ
ンジスタを搭載したものを製造する場合に適用すること
ができる。この場合、この内部回路を構成するＬＤＤ構
造のＭＯ３Ｉ−ランジスタのソース領域及びドレイン領
域の低不純物濃度部は、この第３実施例によるＬＤＤ構
造の高耐圧ＭＯ３）ランジスタのソース領域１０及びド
レイン領域１１の低不純物濃度部１０ａ、１１５ ６ ａとともに同一工程で同時に形成することが可能である
。

ところで、ＭＯＳＬＳＩなどにおいては、設計ルールが
０．５μｍ以下になると単純なスケーリングではキャリ
アの速度飽和が生じることや低電源電圧化によりＭＯＳ
）ランジスタの駆動能力が低下することなどにより、Ｍ
ＯＳ）ランジスタの性能のより一層の向上は期待できな
くなってきている。そこで、このような問題を解決する
ために、第９図に示すようなＧＯＬＤ構造のＭＯＳトラ
ンジスタが提案されている。第９図において、符号１１
１はｐ型Ｓｉ基板、１１２はゲー）ＳｉＯｘ膜、１１３
はＰのような不純物がドープされた多結晶Ｓｉ膜から成
るゲート電極、１１４は自然酸化膜、１１５はゲート電
極１１３の側壁に形成された５ｉ０２膜、１１６，１１
７はＳｉＯ□膜を示す。また、符号１１８，１１９はそ
れぞれｐ型Ｓｉ基板１１１中に形成された例えばｎ　＋
型のソース領域及びドレイン領域を示す。これらのソー
ス領域１１８及びドレイン領域１１９には、ゲート電極
１１３の両端部の下側の部分にｎ−型の低不純物濃度部
１１８ａ、１１９が形成されている。

この第９図に示す従来のＧＯＬＤ構造のＭＯＳトランジ
スタによれば、従来のＬＤＤ構造のＭＯＳトランジスタ
に比べて１．２倍のチャネル電流及び１．３倍の伝達コ
ンダクタンス（ｇ、）を得ることができ、しかもチャネ
ル長０．５μｍに対して約８Ｖのホットキャリア耐性を
得ることができるなどの利点がある。しかし、この第９
図に示す従来のＧＯＬＤ構造のＭＯＳ）ランジスタは、
従来のＬＤＤ構造のＭＯ３Ｉ−ランジスタに比べて製造
工程が複雑であるため、その製造に要する時間が長いと
いう問題がある。そこで、このような問題を解決するこ
とができるＭＯＳ）ランジスタの製造方法について第５
図Ａ〜第５図りを参照しながら説明する。

すなわち、この例においては、第５図Ａに示すように、
まず例えばｐ型Ｓｉ基板１の表面を選択的に熱酸化する
ことによりフィールド５ｉ０２膜４を形成して素子分離
を行った後、このフィールドＳｉ７ ８ ０２膜４で囲まれた活性領域の表面に熱酸化法によりゲ
ートＳｉＯ□膜６を形成する。次に、このゲートＳｉＯ
□膜６上に例えばＰのような不純物がドープされた多結
晶Ｓｉ膜から成るゲート電極９を形成する。この後、こ
のゲート電極９をマスクとしてｐ型Ｓｉ基板１中に例え
Ｐのようなｎ型不純物を低濃度にイオン注入する。これ
によって、ゲート電極９に対して自己整合的に例えばｎ
−型の半導体領域７．８が形成される。

次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成した後
、この多結晶Ｓｉ膜を例えばＲＩＥ法により基板表面と
垂直方向にエツチングする。これによって、第５図Ｂに
示すように、ゲート電極９の側壁に多結晶Ｓｉ膜から成
るサイドウオールスペーサ１３が形成される。

次に、このサイドウオールスペーサ、１３及びゲート電
極９をマスクとしてｐ型Ｓｉ基板１中に例えば＾Ｓのよ
うなｎ型不純物を高濃度にイオン注入する。この後、注
入不純物の拡散及び電気的活性化のための熱処理を行う
。これによって、第５図Ｃに示すように、ゲート電極９
に対して自己整合的に例えばｎ′″型のソース領域１０
及びドレイン領域１１が形成される。これらのソース領
域１０及びドレイン領域１１には、サイドウオールスペ
ーサ１３の下側の部分に、先に形成されたｎ−型の半導
体領域７．８から成る低不純物濃度部１０ａ１１ａが形
成されている。

次に、熱処理を行うことにより、ゲート電極９を構成す
る例えばＰのような不純物がドープされた多結晶Ｓｉ膜
からサイドウオールスペーサ１３を構成する多結晶Ｓｉ
膜中にＰを拡散させ、これによってこのサイドウオール
スペーサ１３を構成する多結晶Ｓｉ膜にＰをドープする
。ここで、この熱処理は例えばウェット酸化の条件で行
う。このようにしてサイドウオールスペーサ１３を構成
する多結晶Ｓｔ脱膜中Ｐがドープされる結果、このサイ
ドウオールスペーサ１３もゲート電極９の一部として働
くようになり、実質的にゲート電極９の幅がサイドウオ
ールスペーサ１３の幅の２倍に相当する長さだけ増大す
ることになる。

９ ０ 以上のように、この例によれば、従来のＬＤＤ構造のＭ
ＯＳ）ランジスタの製造プロセスと同様な方法によりＧ
ＯＬＤ構造のＭＯＳ）ランジスタを製造することができ
るので、第９図に示す従来のＧＯＬＤ構造のＭＯＳトラ
ンジスタに比べて製造工程を簡略化することができ、従
ってその分だけ製造に要する時間を短縮することができ
る。

なお、先に挙げた特開平１−１４７８６６号公報には、
上述のサイドウオールスペーサ１３の材料としてタング
ステン（Ｗ）膜を用いた例について述べられている。

ところで、第１０図は従来の高耐圧ＣＭＯ３半導体装置
を示す。このような高耐圧ＣＭＯ３半導体装置を製造す
るには、まずＳｉ基板１２１中にｎウェル１２２及びｎ
ウェル１２３を形成した後、このＳｉ基板１２１上に５
ｉｎ２膜（バッド５ｉｎ２膜）１２４を介して形成され
た所定形状のＳｉ３Ｎ４膜１２５を酸化マスクとして用
いてこのＳｉ基板１２１を熱酸化することによりフィー
ルド５ｉ０２膜１２６を形成する。そして、この熱酸化
の際に、あらかじめｎウェル１２２及びｎウェル１２３
中にそれぞれイオン注入されてあったｎ型不純物及びｎ
型不純物が拡散することにより、フィールド５ｉ０２膜
１２６の下側の部分のｎウェル１２２中にｎ＋型のチャ
ネルストップ領域１２７が形成されるとともに、フィー
ルドＳｉＯ□膜１２６の下側の部分のｎウェル１２３中
にｐ゛型のチャネルストツ７”６５域１２８が形成され
る。この場合、ｎウェル１２２にはｐチャネルＭＯ３）
ランジスタ（図示せず）が形成され、ｎウェル１２３に
はｎチャネルＭＯ３）ランジスタ（図示せず）が形成さ
れる。

上述の高耐圧のＣＭＯ３半導体装置においては、フィー
ルド５ｉｎ２膜１２６の部分に形成される寄生ＭＯ３）
ランジスタのしきい値電圧を高くするために、チャネル
ストップ領域１２７及びチャネルストップ領域１２８の
不純物濃度を高くする必要がある。ところが、このよう
にチャネルストップ領域１２７及びチャネルストップ領
域１２８の不純物濃度を高くすると、これらのチャネル
スト１ ２ ツブ領域１２７及びチャネルストップ領域１２８により
形成されるダイオードの耐圧が劣化する。

このため、これらのチャネルストップ領域１２７及びチ
ャネルストップ領域１２８の間には第１０図に示すよう
に間隔を設ける必要がある。しかし、この場合、チャネ
ルストップ領域１２７及びチャネルストップ領域１２Ｂ
により形成されるダイオードの耐圧は、これらのチャネ
ルストップ領域１２７及びチャネルストップ領域１２８
の間隔に大きく依存するため、この間隔のばらつきを抑
えることが重要である。従来、これらのチャネルストッ
プ領域１２７及びチャネルストップ領域１２８の間隔は
、これらのチャネルストップ領域１２７及びチャネルス
トップ領域１２８を形成するための不純物のイオン注入
を行う際にマスクとして用いられるレジストパターンに
より決定されているが、このレジストパターンの寸法に
はばらつきがあるため、結果的にチャネルストップ領域
１２７及びチャネルストップ領域１２８の間隔もばらつ
いてしまう。このため、これらのチャネルストップ領域
１２７及びチャネルストップ領域１２８により形成され
るダイオードの耐圧がばらつきやすく、耐圧の低下が起
きる原因となる。この問題を解決する。ために、チャネ
ルストップ領域１２７及びチャネルストップ領域１２８
の間隔を大きくとることも考えられるが、このような解
決策は高集積化の要求に反するものであり好ましくない
。そこで、このような問題を一挙に解決する方法を第６
図Ａ〜第６図Ｅを参照して説明する。

すなわち、この方法によれば、第６図Ａに示すように、
まず３８基板２１中にｎウェル２２及びｎウェル２３を
形成する。次に、このＳｉ基板２１上に５ｉｌｌ膜（パ
ッド５ｉＯｚ膜）２４を形成する。

次に、このＳｉＯ□膜２４上２４上ｉ　３Ｎ　ａ膜２５
を形成し、この５ｉ３Ｎｓ膜２５上に所定形状のレジス
トパターン２６を形成した後、このレジストパターン２
６をマスクとして５ｉ３Ｎａ膜２５をエツチングするこ
とにより開口２５ａ、２５ｂを形成する。この場合には
、これらの開口２５ａ、２５ｂの間のＳ　ｉ　３　Ｎ　
ａ膜２５の幅により、後述のチャネ３ ４ ルストップ領域３１及びチャネルストップ領域３２の間
隔が決定されることになる。

次に、レジストパターン２６を除去した後、第６図Ｂに
示すように、新たにレジストパターン２７を形成してこ
のレジストパターン２７によりＳ　ｉ　３Ｎ　４膜２５
の開口２５ａ以外の部分の表面を覆う。符号２７ａはこ
のレジストパターン２７の開口を示す。次に、このレジ
ストパターン２７をマスクとしてｎウェル２２中に例え
ばＰのようなｎ型不純物をイオン注入する。この場合、
ｎウェル２２へのｎ型不純物のイオン注入領域は、Ｓｉ
３Ｎ４膜２５の開口２５ａにより規定される。

次に、レジストパターン２７を除去した後、第６図Ｃに
示すように、新たにレジストパターン２８を形成してこ
のレジストパターン２８によりＳｉ３Ｎ４膜２５の開口
２５ｂ以外の部分の表面を覆う。符号２８ａはこのレジ
ストパターン２８の開口を示す。次に、このレジストパ
ターン２８をマスクとしてｎウェル２３中に例えばホウ
素（Ｂ）のようなｎ型不純物をイオン注入する（ｎウェ
ル２３中にイオン注入されたｎ型不純物を○で示す）。

この場合、ｐウェル２３へのｎ型不純物のイオン注入領
域は、Ｓｉ３Ｎ４膜２５の開口２５ｂにより規定される
。

次に、レジストパターン２８を除去した後、第６図りに
示すように、新たにレジストパターン２９を形成してこ
のレジストパターン２９によりＳ　ｉ　３　Ｎ　ａ膜２
５の開口２５ａ、２５ｂの間のＳｉ３Ｎ４膜２５以外の
部分の表面を覆う。符号２９ａはこのレジストパターン
２９の開口を示す。次に、このレジストパターン２９を
マスクとしてＳｉ３Ｎ。

膜２５をエツチングする。これによって、開口２５ａ、
２５ｂの間のＳ　ｉ　３　Ｎ　＜膜２５が除去される。

次に、レジストパターン２９を除去した後、５ｉ３Ｎａ
膜２５を酸化マスクとして用いてＳｉ基板２１を熱酸化
する。これによって、第６図Ｅに示すように、フィール
ドＳｉＯ□膜３０を形成する。

これと同時に、先にｎウェル２２中にイオン注入されて
あったｎ型不純物及びｎウェル２３中にイオン注入され
てあったｎ型不純物が拡散してフイ５ ６ −ルドＳｉＯ□膜３０の下側の部分のｎウェル２２中に
ｎ゛型のチャネルストップ領域３１が形成されるととも
に、フィールドＳｉＯ□膜３０の下側の部分のｎウェル
２３中にｐ＋型のチャネルストップ領域３２が形成され
る。

以上のように、この例によれば、ｎ＋型のチャネルスト
ップ領域３１及びｐ１型のチャネルストップ領域３２の
間隔は、開口２５ａ、２５ｂ間の５ｉ３Ｎａ膜２５の幅
によって決定されるので、従来に比べて高い制御性でこ
の間隔を決定することができる。これによって、これら
のチャネルストップ領域３１及びチャネルストップ領域
３２により形成されるダイオードの耐圧のばらつきを防
止することができる。また、これらのチャネルストップ
領域３１及びチャネルストップ領域３２の間隔の制御性
が向上することにより、この間隔を縮小することが可能
となる。このため、この例によるチャネルストップ領域
の形成方法は、例えば高集積の高耐圧ＣＭＯ３半導体装
置において特に有効である。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の第１実施例、第２実施例及び第３実施例
におけるゲート電極９の材料としては、例えばＰのよう
な不純物がドープされた多結晶Ｓｉ股上に例えばタング
ステンシリサイド（Ｗ　Ｓ　ｉ　ｚ　）膜のような高融
点金属シリサイド膜を重ねたポリサイド膜などを用いる
ことも可能である。

また、上述の第１実施例、第２実施例及び第３実施例に
おいては、本発明をｎチャネルの高耐圧ＭＯ３）ランジ
スタの製造に適用した場合について説明したが、本発明
は、ｐチャネルの高耐圧ＭＯ３Ｉ−ランジスタの製造に
適用することも可能であることは言うまでもない。

さらに、本発明は、高耐圧ＭＯ３）ランジスタを搭載す
るＣＭＯ３ＬＳＩやバイポーラ−ＣＭＯ３ＬＳ　Ｉなど
の製造に通用することも可能である。

７ ８ 〔発明の効果〕 以上説明したように、本発明の第１の発明によれば、ソ
ース領域及びドレイン領域はゲート電極とほぼ同じ高さ
となり、しかもこれらのソース領域及びドレイン領域の
低不純物濃度部は半導体基板に形成された溝の側壁部に
形成されるので、従来のようにソース領域及びドレイン
ＭＭがゲート電極よりも深い所に形成されている場合に
比べてパンチスルーは起きにくくなる。これによって、
パンチスルー耐圧が高い高耐圧ＭＯＳトランジスタを得
ることができる。

また、本発明の第２の発明及び第３の発明によれば、ソ
ース領域及びドレイン領域はゲート電極とほぼ同じ高さ
となり、しかもソース領域及びドレイン領域間における
ゲート絶縁膜と半導体基板との界面は凹状となるためザ
ブスレッシュホールド電流は凹状に流れることになる。

このため、パンチスルーが起きにくくなり、これによっ
てパンチスルー耐圧が高い高耐圧ＭＯ３）ランジスタを
得ることができる。

【図面の簡単な説明】

第１図Ａ〜第１図Ｈは本発明の第１実施例によるＭＯＳ
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図は第１図Ａ〜第１１ＦＨに示す製造方法により製造
されたＭＯＳＬＳＩの平面図、第３図Ａ〜第３図りは本
発明の第２実施例によるＭＯＳＬＳＩの製造方法を工程
＋１！Ｉ￥に説明するための断面図、第４図Ａ〜第４図
りは本発明の第３実施例によるＭＯＳＬＳＩの製造方法
を工程順に説明するための断面図、第５図Ａ〜第５図り
はＬＤＤ構造のＭＯＳトランジスタの製造プロセスを利
用してＧＯＬＤ構造のＭＯＳトランジスタを製造する方
法を工程順に説明するだめの断面図、第６図Ａ〜第６図
Ｅは高耐圧ＣＭＯＳ半導体装置におけるチャネルストッ
プ領域の形成方法を工程順に説明するための断面図、第
７図は従来の高耐圧ＭＯＳトランジスタを示す断面図、
第８図は他の従来の高耐圧ＭＯ３）ランジスタを示す断
面図、第９図は従来のＧＯＬＤ構造のＭＯＳ）ランジス
タを示す断面図、第１０図は従来の高耐圧ＣＭＯＳ９ ０ 半導体装置におけるチャネルストップ領域の形成方法を
説明するための断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｉ基板、　２：ＳｉＯ２膜、　３　：　　５
Ｌ３Ｎ４膜、　４：フィールドＳｉＯ□膜、　５，２６
，２７．２Ｂ、２９ニレジストパターン、　　６：ゲー
）ＳｉＯｘ膜、　　７，８：ｎ−型の半導体領域、９：
ゲート電極、　　１０：ソース領域、　　１１ニドレイ
ン領域、　　１２，１３：サイドウオールスペーサ。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板の素子分離領域及びゲート電極形成領
   域にフィールド酸化膜を形成する工程と、上記ゲート電
   極形成領域の上記フィールド酸化膜の端部を除去する工
   程と、 上記ゲート電極形成領域の上記フィールド酸化膜をマス
   クとして上記半導体基板中にソース領域及びドレイン領
   域形成用の第１の不純物を低濃度にイオン注入する工程
   と、 上記ゲート電極形成領域の上記フィールド酸化膜を除去
   する工程と、 上記ゲート電極形成領域における上記半導体基板上にゲ
   ート絶縁膜を介してゲート電極を形成する工程と、 上記ゲート電極をマスクとして上記半導体基板中にソー
   ス領域及びドレイン領域形成用の第２の不純物を高濃度
   にイオン注入する工程とを具備することを特徴とする半
   導体装置の製造方法。
2. （２）半導体基板の素子分離領域及びゲート電極形成領
   域にフィールド酸化膜を形成する工程と、上記ゲート電
   極形成領域の上記フィールド酸化膜をマスクとして上記
   半導体基板中にソース領域及びドレイン領域形成用の第
   １の不純物を低濃度にイオン注入する工程と、 上記ゲート電極形成領域の上記フィールド酸化膜を除去
   する工程と、 上記ゲート電極形成領域における上記半導体基板上にゲ
   ート絶縁膜を介してゲート電極を形成する工程と、 上記ゲート電極をマスクとして上記半導体基板中にソー
   ス領域及びドレイン領域形成用の第２の不純物を高濃度
   にイオン注入する工程とを具備することを特徴とする半
   導体装置の製造方法。
3. （３）半導体基板の素子分離領域及びゲート電極形成領
   域にフィールド酸化膜を形成する工程と、上記ゲート電
   極形成領域の上記フィールド酸化膜を除去する工程と、 上記ゲート電極形成領域における上記半導体基板上にゲ
   ート絶縁膜を介してゲート電極を形成する工程と、 上記ゲート電極をマスクとして上記半導体基板中にソー
   ス領域及びドレイン領域形成用の第１の不純物を低濃度
   にイオン注入する工程と、 上記ゲート電極の側壁にサイドウォールスペーサを形成
   する工程と、 上記サイドウォールスペーサ及び上記ゲート電極をマス
   クとして上記半導体基板中にソース領域及びドレイン領
   域形成用の第２の不純物を高濃度にイオン注入する工程
   とを具備することを特徴とする半導体装置の製造方法。