JP3494758B2 - 埋没型トランジスタの製造方法 - Google Patents
埋没型トランジスタの製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はトランジスタの製造方法
に係り、特にソース／ドレインがチャネル領域上に形成
された絶縁膜に自己整合的に形成される埋没型トランジ
スタの製造方法に関する。
に係り、特にソース／ドレインがチャネル領域上に形成
された絶縁膜に自己整合的に形成される埋没型トランジ
スタの製造方法に関する。
【０００２】
【従来の技術】ゲート電極を形成した後、これをマスク
としてソース／ドレインが形成された既存のトランジス
タとは異なり、ゲート電極を形成する前にソース／ドレ
インが形成されることを埋没トランジスタという。この
埋没トランジスタは、主にＲＯＭ（Read Only Memory)
のセルアレイを構成するトランジスタに多用される。
としてソース／ドレインが形成された既存のトランジス
タとは異なり、ゲート電極を形成する前にソース／ドレ
インが形成されることを埋没トランジスタという。この
埋没トランジスタは、主にＲＯＭ（Read Only Memory)
のセルアレイを構成するトランジスタに多用される。
【０００３】図１Ａ〜図１Ｇは、従来の一方法による埋
没型トランジスタの製造方法を説明するために示された
断面図であって、ＲＯＭにおいてＰＭＯＳ領域、ＮＭＯ
Ｓ領域およびセル領域に分離して示す。図１Ａに示すよ
うに、通常のＮＭＯＳトランジスタツインウェル形成工
程により半導体基板１０にＮウェル１２およびＰウェル
１４が形成される。次いで、基板の全面にパッド酸化膜
１６およびシリコン窒化膜（Si3N4 ）を順に塗布し、フ
ォトレジストマスクパターン２０を利用してフィールド
酸化膜が形成される領域上に塗布されているパッド酸化
膜１６および前記シリコン窒化膜を食刻することによ
り、素子分離のための領域の半導体基板を表面に露出す
る。
没型トランジスタの製造方法を説明するために示された
断面図であって、ＲＯＭにおいてＰＭＯＳ領域、ＮＭＯ
Ｓ領域およびセル領域に分離して示す。図１Ａに示すよ
うに、通常のＮＭＯＳトランジスタツインウェル形成工
程により半導体基板１０にＮウェル１２およびＰウェル
１４が形成される。次いで、基板の全面にパッド酸化膜
１６およびシリコン窒化膜（Si3N4 ）を順に塗布し、フ
ォトレジストマスクパターン２０を利用してフィールド
酸化膜が形成される領域上に塗布されているパッド酸化
膜１６および前記シリコン窒化膜を食刻することによ
り、素子分離のための領域の半導体基板を表面に露出す
る。
【０００４】次に、図１Ｂに示すように、フォトレジス
トマスクパターン２０を取り除いた後、結果物上にＮＭ
ＯＳ領域をオープンするマスクパターン２２を形成す
る。次いで、ＮＭＯＳ領域の素子分離を強化するため、
ＮＭＯＳ領域にボロンイオンを注入してチャネルストッ
パ層２４を形成する。図１Ｃに示すように、マスクパタ
ーン２２を取り除き、結果物を酸化雰囲気に露出させて
前記素子分離のための領域にフィールド酸化膜２６を形
成する。次いで、周辺領域（ＮＭＯＳ領域およびＰＭＯ
Ｓ領域）に形成されるトランジスタのスレショルド電圧
を調節するために、結果物の全面に不純物イオンを注入
する。
トマスクパターン２０を取り除いた後、結果物上にＮＭ
ＯＳ領域をオープンするマスクパターン２２を形成す
る。次いで、ＮＭＯＳ領域の素子分離を強化するため、
ＮＭＯＳ領域にボロンイオンを注入してチャネルストッ
パ層２４を形成する。図１Ｃに示すように、マスクパタ
ーン２２を取り除き、結果物を酸化雰囲気に露出させて
前記素子分離のための領域にフィールド酸化膜２６を形
成する。次いで、周辺領域（ＮＭＯＳ領域およびＰＭＯ
Ｓ領域）に形成されるトランジスタのスレショルド電圧
を調節するために、結果物の全面に不純物イオンを注入
する。
【０００５】続いて、図２Ｄに示すように、フォトレジ
ストマスクパターン２８を利用した不純物注入工程によ
ってセル領域を構成するトランジスタのソース／ドレイ
ン３０を形成する。図２Ｅに示すように、マスクパター
ン２８を取り除き、結果物上にセル領域のみをオープン
させるマスクパターン３２を形成した後、これをイオン
注入に対する防止マスクとして利用して前記セル領域の
全面にセル領域内に形成されるトランジスタのスレショ
ルド電圧を調節するための不純物イオン注入を行う。
ストマスクパターン２８を利用した不純物注入工程によ
ってセル領域を構成するトランジスタのソース／ドレイ
ン３０を形成する。図２Ｅに示すように、マスクパター
ン２８を取り除き、結果物上にセル領域のみをオープン
させるマスクパターン３２を形成した後、これをイオン
注入に対する防止マスクとして利用して前記セル領域の
全面にセル領域内に形成されるトランジスタのスレショ
ルド電圧を調節するための不純物イオン注入を行う。
【０００６】図３Ｆに示すように、マスクパターン３２
を取り除き、結果物の全面にゲート絶縁膜およびゲート
電極の形成のための物質層を形成した後、ゲート電極の
形成のためのマスクパターン３８を利用した食刻工程を
行ってＮＭＯＳ領域、ＰＭＯＳ領域およびセル領域内に
トランジスタのゲート絶縁膜３４およびゲート電極３６
を形成する。
を取り除き、結果物の全面にゲート絶縁膜およびゲート
電極の形成のための物質層を形成した後、ゲート電極の
形成のためのマスクパターン３８を利用した食刻工程を
行ってＮＭＯＳ領域、ＰＭＯＳ領域およびセル領域内に
トランジスタのゲート絶縁膜３４およびゲート電極３６
を形成する。
【０００７】そして、図３Ｇに示すように、マスクパタ
ーン３８を取り除いた後、通常のＬＤＤ（Lightly Dope
d Drain)工程を行ってセル領域以外のＮＭＯＳ領域およ
びＰＭＯＳ領域内にトランジスタのソース／ドレイン４
２を形成する。この際、各ゲート電極３６の側壁には側
壁スペーサ４０が形成される。前述した従来の一方法に
よる埋没型トランジスタの製造方法によると、ゲート電
極３６を形成する前にソース／ドレイン３０を先に形成
するので、セル領域に形成されるトランジスタのチャネ
ルの長さはマスクパターン２８により定められ、チャネ
ルの幅はゲート電極３６の幅により定められる。
ーン３８を取り除いた後、通常のＬＤＤ（Lightly Dope
d Drain)工程を行ってセル領域以外のＮＭＯＳ領域およ
びＰＭＯＳ領域内にトランジスタのソース／ドレイン４
２を形成する。この際、各ゲート電極３６の側壁には側
壁スペーサ４０が形成される。前述した従来の一方法に
よる埋没型トランジスタの製造方法によると、ゲート電
極３６を形成する前にソース／ドレイン３０を先に形成
するので、セル領域に形成されるトランジスタのチャネ
ルの長さはマスクパターン２８により定められ、チャネ
ルの幅はゲート電極３６の幅により定められる。
【０００８】図４は、図３ＧのII部分を拡大して示した
断面図であり、図面符号１は有効チャネル領域を、２は
有効ソース／ドレイン領域を、３はゲート絶縁膜が形成
される前のソース／ドレインを、４はチャネル領域上の
ゲート絶縁膜を、５はソース／ドレイン領域上のゲート
絶縁膜を、６はゲート絶縁膜が形成された後拡張された
ソース／ドレインを、７はフィールド酸化膜を、８はチ
ャネルストッパ層、９はゲート電極を示す。
断面図であり、図面符号１は有効チャネル領域を、２は
有効ソース／ドレイン領域を、３はゲート絶縁膜が形成
される前のソース／ドレインを、４はチャネル領域上の
ゲート絶縁膜を、５はソース／ドレイン領域上のゲート
絶縁膜を、６はゲート絶縁膜が形成された後拡張された
ソース／ドレインを、７はフィールド酸化膜を、８はチ
ャネルストッパ層、９はゲート電極を示す。
【０００９】
【発明が解決しようとする課題】従来の一方法により製
造された埋没型トランジスタにおいて一番大きい問題点
は、集積度が増加するほど一般的なＭＯＳトランジスタ
に比してパンチスルー（punch-through)特性が劣化する
ということである。パンチスルー特性は、次の三つの理
由により劣化する。
造された埋没型トランジスタにおいて一番大きい問題点
は、集積度が増加するほど一般的なＭＯＳトランジスタ
に比してパンチスルー（punch-through)特性が劣化する
ということである。パンチスルー特性は、次の三つの理
由により劣化する。
【００１０】ソース／ドレインを形成した後、ゲート
絶縁膜、ゲート電極、ＨＴＯ、ＢＰＳＧフロー工程など
を行うので、これらの工程に伴われる熱エネルギーによ
り、前記ソース／ドレインが熱的拡散をして結果的にト
ランジスタの有効チャネルの長さが縮められる。周知の
ように、トランジスタのパンチスルー電圧は、基板の不
純物濃度が低くなるほど、またチャネルの長さが短くな
るほどさらに下がる。
絶縁膜、ゲート電極、ＨＴＯ、ＢＰＳＧフロー工程など
を行うので、これらの工程に伴われる熱エネルギーによ
り、前記ソース／ドレインが熱的拡散をして結果的にト
ランジスタの有効チャネルの長さが縮められる。周知の
ように、トランジスタのパンチスルー電圧は、基板の不
純物濃度が低くなるほど、またチャネルの長さが短くな
るほどさらに下がる。
【００１１】ソース／ドレインの結晶構造がイオン注
入により損なわれているので、前記ソース／ドレイン上
に形成されるゲート絶縁膜はチャネル領域上に形成され
るゲート絶縁膜より厚く形成される。ＮＭＯＳのソース
／ドレインを構成する不純物である砒素または燐イオン
は、酸化物よりシリコンとその親和力が強い。したがっ
て、チャネル領域とソース／ドレイン領域の境界部分に
は、ゲート絶縁膜の形成時、セグリゲーションファクタ
ー（segragation factor) によりソース／ドレインの縁
部が横方向に拡散されるＯＥＤ（Oxidation Enhanced D
iffusion) が生じるが、このためチャネルの有効長さが
急激に減少する。
入により損なわれているので、前記ソース／ドレイン上
に形成されるゲート絶縁膜はチャネル領域上に形成され
るゲート絶縁膜より厚く形成される。ＮＭＯＳのソース
／ドレインを構成する不純物である砒素または燐イオン
は、酸化物よりシリコンとその親和力が強い。したがっ
て、チャネル領域とソース／ドレイン領域の境界部分に
は、ゲート絶縁膜の形成時、セグリゲーションファクタ
ー（segragation factor) によりソース／ドレインの縁
部が横方向に拡散されるＯＥＤ（Oxidation Enhanced D
iffusion) が生じるが、このためチャネルの有効長さが
急激に減少する。
【００１２】0.5 μm 以下の写真食刻工程において、
ライン／スペース（または bar/space) パターンは解像
度の限界および安定した工程のために常に“１”より小
さいが、これは埋没型トランジスタのチャネル長さを左
右するマスクパターン２８の幅（図２Ｄにおいて符号Ｌ
で示す）を実際の所望のチャネルの長さより短くし、解
像度の限界によりマスクパターン２８の大きさの不均一
性を招来する。したがって、セル領域内に形成されるト
ランジスタのチャネル長さを均一にすることができな
い。
ライン／スペース（または bar/space) パターンは解像
度の限界および安定した工程のために常に“１”より小
さいが、これは埋没型トランジスタのチャネル長さを左
右するマスクパターン２８の幅（図２Ｄにおいて符号Ｌ
で示す）を実際の所望のチャネルの長さより短くし、解
像度の限界によりマスクパターン２８の大きさの不均一
性を招来する。したがって、セル領域内に形成されるト
ランジスタのチャネル長さを均一にすることができな
い。
【００１３】また、トランジスタの特性を向上させるた
め、通常一般的なトランジスタはソース／ドレインをＬ
ＤＤまたはＤＤＤ(Double Doped Drain)構造で形成する
が、前記の従来の一方法による埋没型トランジスタの製
造方法ではこのような構造を形成することは困難であ
る。これは集積度が増加するほど素子の特性が劣化する
問題点を発生させる。
め、通常一般的なトランジスタはソース／ドレインをＬ
ＤＤまたはＤＤＤ(Double Doped Drain)構造で形成する
が、前記の従来の一方法による埋没型トランジスタの製
造方法ではこのような構造を形成することは困難であ
る。これは集積度が増加するほど素子の特性が劣化する
問題点を発生させる。
【００１４】本発明の目的は、パンチスルー特性を向上
させる埋没型トランジスタの製造方法を提供することに
ある。本発明の他の目的は、トランジスタの電気的特性
を向上させる埋没型トランジスタの製造方法を提供する
ことにある。
させる埋没型トランジスタの製造方法を提供することに
ある。本発明の他の目的は、トランジスタの電気的特性
を向上させる埋没型トランジスタの製造方法を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明の前記の目的は、
トランジスタのチャネル領域上にその中間部の厚さがそ
の縁部より厚い絶縁膜を形成する第１工程と、前記第１
工程で得られた結果物の全面に不純物をドープしてトラ
ンジスタのソース／ドレインを形成する第２工程と、前
記絶縁膜を取り除く第３工程と、前記第３工程で得られ
た結果物上にゲート電極を形成する第４工程と、を含む
ことを特徴とする埋没型トランジスタの製造方法により
達成される。
トランジスタのチャネル領域上にその中間部の厚さがそ
の縁部より厚い絶縁膜を形成する第１工程と、前記第１
工程で得られた結果物の全面に不純物をドープしてトラ
ンジスタのソース／ドレインを形成する第２工程と、前
記絶縁膜を取り除く第３工程と、前記第３工程で得られ
た結果物上にゲート電極を形成する第４工程と、を含む
ことを特徴とする埋没型トランジスタの製造方法により
達成される。
【００１６】望ましくは、前記絶縁膜はＬＯＣＯＳ方式
などのような酸化膜成長方式やＣＶＤ（化学気相蒸着）
法により形成され、前記ソース／ドレインはそれぞれ２
重構造で形成されうる。前記２重構造のソース／ドレイ
ンは拡散係数が相異なる二種類の不純物を注入して形成
するが、この際、前記不純物は燐イオンと砒素イオンで
ある。
などのような酸化膜成長方式やＣＶＤ（化学気相蒸着）
法により形成され、前記ソース／ドレインはそれぞれ２
重構造で形成されうる。前記２重構造のソース／ドレイ
ンは拡散係数が相異なる二種類の不純物を注入して形成
するが、この際、前記不純物は燐イオンと砒素イオンで
ある。
【００１７】また、前記２重構造のソース／ドレインは
一種類の不純物を相異なる濃度でそれぞれドープして形
成するが、この際、前記相異なる濃度の不純物は前記絶
縁膜の厚さおよび幅を調節しながらそれぞれドープされ
ることを特徴とする。望ましい実施例として、前記第２
工程と同時またはその後に、スレショルド電圧を調節す
るため、チャネル領域の導電型と同一な導電型の不純物
をドープする工程をさらに追加する。この際、前記絶縁
膜の厚さおよび幅を調節してチャネル領域の不純物の濃
度が前記チャネル領域の中心部で最大とする。
一種類の不純物を相異なる濃度でそれぞれドープして形
成するが、この際、前記相異なる濃度の不純物は前記絶
縁膜の厚さおよび幅を調節しながらそれぞれドープされ
ることを特徴とする。望ましい実施例として、前記第２
工程と同時またはその後に、スレショルド電圧を調節す
るため、チャネル領域の導電型と同一な導電型の不純物
をドープする工程をさらに追加する。この際、前記絶縁
膜の厚さおよび幅を調節してチャネル領域の不純物の濃
度が前記チャネル領域の中心部で最大とする。
【００１８】望ましい他の実施例として、前記第３工程
の後、スレショルド電圧を調節するためにチャネル領域
の導電型と同一な導電型の不純物をドープする工程をさ
らに追加する。本発明の前記の目的は、また、トランジ
スタのチャネル領域上に熱的成長絶縁膜を形成する第１
工程と、前記第１工程で得られた結果物の全面に不純物
をドープしてトランジスタのソース／ドレインを形成す
る第２工程と、前記熱的成長絶縁膜を取り除く第３工程
と、前記第３工程で得られた結果物上にゲート電極を形
成する第４工程と、を含むことを特徴とする埋没型トラ
ンジスタの製造方法により達成される。
の後、スレショルド電圧を調節するためにチャネル領域
の導電型と同一な導電型の不純物をドープする工程をさ
らに追加する。本発明の前記の目的は、また、トランジ
スタのチャネル領域上に熱的成長絶縁膜を形成する第１
工程と、前記第１工程で得られた結果物の全面に不純物
をドープしてトランジスタのソース／ドレインを形成す
る第２工程と、前記熱的成長絶縁膜を取り除く第３工程
と、前記第３工程で得られた結果物上にゲート電極を形
成する第４工程と、を含むことを特徴とする埋没型トラ
ンジスタの製造方法により達成される。
【００１９】
【作用】チャネル領域上に形成されたフィールド酸化膜
の厚さおよび幅を調節しながらソース／ドレインの形成
のための不純物イオンを注入することにより、チャネル
領域の長さを容易に縮めることができる。かつ、ソース
／ドレインを２重構造で形成することができるのでトラ
ンジスタの電気的特性を向上させうる。
の厚さおよび幅を調節しながらソース／ドレインの形成
のための不純物イオンを注入することにより、チャネル
領域の長さを容易に縮めることができる。かつ、ソース
／ドレインを２重構造で形成することができるのでトラ
ンジスタの電気的特性を向上させうる。
【００２０】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。前記図１Ａ〜図３Ｇの参照符号と同一な図面
符号は同一な部分を示す。図５Ａ〜図６Ｆは本発明の一
実施例による埋没型トランジスタの製造方法を説明する
ために示した断面図であって、ＰＭＯＳ領域、ＮＭＯＳ
領域およびセル領域を分離して示す。
説明する。前記図１Ａ〜図３Ｇの参照符号と同一な図面
符号は同一な部分を示す。図５Ａ〜図６Ｆは本発明の一
実施例による埋没型トランジスタの製造方法を説明する
ために示した断面図であって、ＰＭＯＳ領域、ＮＭＯＳ
領域およびセル領域を分離して示す。
【００２１】まず、図５Ａは素子分離領域およびセルチ
ャネル領域を露出させる工程であって、これは、半導体
基板１０に例えば砒素または燐などの５価イオンをドー
プしてＰＭＯＳ形成のためのＮウェル１２を形成し、例
えばボロンなどの３価イオンをドープしてＮＭＯＳ形成
のためのＰウェル１４を形成する第１工程、前記第１工
程で得られた結果物の全面にパッド酸化膜１６およびシ
リコン窒化膜（Si3N4)１８を形成した後、素子分離領域
およびセルチャネル領域を露出させるマスクパターン４
４を形成する第２工程、このマスクパターンを食刻マス
クパターンとして利用して素子分離領域およびチャネル
領域上に形成されているパッド酸化膜１６およびシリコ
ン窒化膜１８を食刻することにより、前記素子分離領域
およびセルチャネル領域を露出させる第３工程で行われ
る。
ャネル領域を露出させる工程であって、これは、半導体
基板１０に例えば砒素または燐などの５価イオンをドー
プしてＰＭＯＳ形成のためのＮウェル１２を形成し、例
えばボロンなどの３価イオンをドープしてＮＭＯＳ形成
のためのＰウェル１４を形成する第１工程、前記第１工
程で得られた結果物の全面にパッド酸化膜１６およびシ
リコン窒化膜（Si3N4)１８を形成した後、素子分離領域
およびセルチャネル領域を露出させるマスクパターン４
４を形成する第２工程、このマスクパターンを食刻マス
クパターンとして利用して素子分離領域およびチャネル
領域上に形成されているパッド酸化膜１６およびシリコ
ン窒化膜１８を食刻することにより、前記素子分離領域
およびセルチャネル領域を露出させる第３工程で行われ
る。
【００２２】図５Ａにおいて、従来の方法と比べて異な
るのは、マスクパターン４４はＮＭＯＳ領域、ＰＭＯＳ
領域およびセル領域を限定するための素子分離領域だけ
でなく、セル領域内に存するチャネル領域も共に露出さ
せる点である。図５Ｂはチャネルストッパ層（図５Ｃの
２４）を形成する工程を示すものであって、これはマス
クパターン４４を取り除く第１工程、結果物上にＮＭＯ
Ｓ領域のみオープンするマスクパターン２２を形成する
第２工程、および、例えばボロンなどの３価イオンをＮ
ＭＯＳ領域内にある素子分離領域に注入して前記チャネ
ルストッパ層を形成する第３工程で行われる。
るのは、マスクパターン４４はＮＭＯＳ領域、ＰＭＯＳ
領域およびセル領域を限定するための素子分離領域だけ
でなく、セル領域内に存するチャネル領域も共に露出さ
せる点である。図５Ｂはチャネルストッパ層（図５Ｃの
２４）を形成する工程を示すものであって、これはマス
クパターン４４を取り除く第１工程、結果物上にＮＭＯ
Ｓ領域のみオープンするマスクパターン２２を形成する
第２工程、および、例えばボロンなどの３価イオンをＮ
ＭＯＳ領域内にある素子分離領域に注入して前記チャネ
ルストッパ層を形成する第３工程で行われる。
【００２３】この際、前記チャネルストッパ層は、ＮＭ
ＯＳ素子分離特性を強化するために形成されるもので、
前記Ｐウェルを構成する不純物イオンと同一な導電型の
不純物を素子分離領域に再ドープすることにより形成さ
れる。図５Ｃはフィールド酸化膜の形成およびＰＭＯＳ
およびＮＭＯＳのスレショルド電圧（Ｖth）を調節する
ための不純物イオン注入工程を示したものであって、こ
れはマスクパターン２２を取り除く第１工程と、結果物
の全面を酸化雰囲気に露出させて素子分離領域およびセ
ルチャネル領域にフィールド酸化膜２６を形成する第２
工程、および、結果物の全面にＰＭＯＳおよびＮＭＯＳ
のスレショルド電圧を調節するための不純物イオンを注
入する第３工程で行われる。
ＯＳ素子分離特性を強化するために形成されるもので、
前記Ｐウェルを構成する不純物イオンと同一な導電型の
不純物を素子分離領域に再ドープすることにより形成さ
れる。図５Ｃはフィールド酸化膜の形成およびＰＭＯＳ
およびＮＭＯＳのスレショルド電圧（Ｖth）を調節する
ための不純物イオン注入工程を示したものであって、こ
れはマスクパターン２２を取り除く第１工程と、結果物
の全面を酸化雰囲気に露出させて素子分離領域およびセ
ルチャネル領域にフィールド酸化膜２６を形成する第２
工程、および、結果物の全面にＰＭＯＳおよびＮＭＯＳ
のスレショルド電圧を調節するための不純物イオンを注
入する第３工程で行われる。
【００２４】この際、セルチャネル領域に形成されるフ
ィールド酸化膜２６は、本実施例では素子分離領域に形
成されるフィールド酸化膜２６と共に形成される。セル
チャネル領域に形成されるフィールド酸化膜２６の形態
は、その中間部の厚さがその縁部より厚く形成されるこ
とにより本発明の目的が達成される。セルチャネル領域
に形成される前記フィールド酸化膜は、ＣＶＤ法を用い
て形成してもよい。
ィールド酸化膜２６は、本実施例では素子分離領域に形
成されるフィールド酸化膜２６と共に形成される。セル
チャネル領域に形成されるフィールド酸化膜２６の形態
は、その中間部の厚さがその縁部より厚く形成されるこ
とにより本発明の目的が達成される。セルチャネル領域
に形成される前記フィールド酸化膜は、ＣＶＤ法を用い
て形成してもよい。
【００２５】図６Ｄはセル領域内にソース／ドレイン４
６を形成する工程を示すものであって、これはセル領域
のみオープンしたマスクパターン３２を結果物上に形成
する第１工程、および、例えば砒素および／又は燐など
の５価イオンを結果物の全面に注入してセル領域に２重
構造のソース／ドレイン４６を形成する第２工程で行わ
れる。
６を形成する工程を示すものであって、これはセル領域
のみオープンしたマスクパターン３２を結果物上に形成
する第１工程、および、例えば砒素および／又は燐など
の５価イオンを結果物の全面に注入してセル領域に２重
構造のソース／ドレイン４６を形成する第２工程で行わ
れる。
【００２６】この際、前記第２工程は拡散係数が相異な
る二種類の不純物、例えば砒素と燐イオンを共に注入す
る方法、または一種類の不純物、例えば砒素または燐イ
オンを相異なる濃度で順に注入する方法で行われる。一
種類の不純物を相異なる濃度で順に注入する工程は、前
記第１工程の後不純物を第１の濃度で注入する工程と、
前記フィールド酸化膜の厚さと幅を湿式食刻で調節する
工程と、前記不純物を第２の濃度で注入する工程で行わ
れる。この際、前記第１の濃度は第２の濃度より高いこ
とが望ましい。
る二種類の不純物、例えば砒素と燐イオンを共に注入す
る方法、または一種類の不純物、例えば砒素または燐イ
オンを相異なる濃度で順に注入する方法で行われる。一
種類の不純物を相異なる濃度で順に注入する工程は、前
記第１工程の後不純物を第１の濃度で注入する工程と、
前記フィールド酸化膜の厚さと幅を湿式食刻で調節する
工程と、前記不純物を第２の濃度で注入する工程で行わ
れる。この際、前記第１の濃度は第２の濃度より高いこ
とが望ましい。
【００２７】前記第２工程により形成されたソース／ド
レイン４６は、フィールド酸化膜２６に自己整合される
ように形成され、フィールド酸化膜２６の厚さおよび幅
によりその大きさが定められる。したがって、トランジ
スタのチャネル領域の長さはこのフィールド酸化膜２６
の厚さおよび幅の調節で容易に拡張しうる。なお、前記
第２工程の後、セルトランジスタのスレショルド電圧を
調節するため、セル領域のみをオープンさせたマスクパ
ターン３２を注入防止マスクとして不純物イオン、例え
ばホウ素イオンをドープする工程をさらに追加してもよ
い。
レイン４６は、フィールド酸化膜２６に自己整合される
ように形成され、フィールド酸化膜２６の厚さおよび幅
によりその大きさが定められる。したがって、トランジ
スタのチャネル領域の長さはこのフィールド酸化膜２６
の厚さおよび幅の調節で容易に拡張しうる。なお、前記
第２工程の後、セルトランジスタのスレショルド電圧を
調節するため、セル領域のみをオープンさせたマスクパ
ターン３２を注入防止マスクとして不純物イオン、例え
ばホウ素イオンをドープする工程をさらに追加してもよ
い。
【００２８】図６Ｅはフィールド酸化膜を取り除く工程
を示したものであって、これはフィールド酸化膜２６を
湿式食刻して、マスクパターン３２によりオープンされ
ているセル領域のフィールド酸化膜２６を取り除く工程
で行われる。これにより、チャネル領域が露出される。
なお、この際、フィールド酸化膜２６を取り除いた後、
セルトランジスタのスレショルド電圧を調節するため、
セル領域のみをオープンするマスクパターン３２を利用
して不純物イオンをドープする工程をさらに追加しても
よい。スレショルド電圧を調節するための前記不純物イ
オン注入工程は、図６Ｄに示すセルチャネル領域に形成
されたフィールド酸化膜２６を取り除く前の段階、また
は図６Ｅに示すフィールド酸化膜２６取り除いた後の段
階において選択的に施すことができる。
を示したものであって、これはフィールド酸化膜２６を
湿式食刻して、マスクパターン３２によりオープンされ
ているセル領域のフィールド酸化膜２６を取り除く工程
で行われる。これにより、チャネル領域が露出される。
なお、この際、フィールド酸化膜２６を取り除いた後、
セルトランジスタのスレショルド電圧を調節するため、
セル領域のみをオープンするマスクパターン３２を利用
して不純物イオンをドープする工程をさらに追加しても
よい。スレショルド電圧を調節するための前記不純物イ
オン注入工程は、図６Ｄに示すセルチャネル領域に形成
されたフィールド酸化膜２６を取り除く前の段階、また
は図６Ｅに示すフィールド酸化膜２６取り除いた後の段
階において選択的に施すことができる。
【００２９】図６Ｆはゲート電極５０を形成する工程を
示したものであって、これはマスクパターン３２を取り
除く第１工程、結果物の全面にゲート絶縁膜およびゲー
ト電極を形成する物質層を形成する第２工程、図３Ｆの
マスクパターン３８に相当するマスクパターンを利用し
た食刻工程を行ってゲート電極５０を形成する第３工
程、ゲート電極を注入防止マスクとして低濃度の不純物
をイオン注入した後、このゲート電極の側壁にスペーサ
５２を形成して高濃度の不純物をイオン注入することに
より、セル領域以外のＮＭＯＳおよびＰＭＯＳ領域にＬ
ＤＤ構造のソース／ドレイン５４を形成する第４工程で
行われる。
示したものであって、これはマスクパターン３２を取り
除く第１工程、結果物の全面にゲート絶縁膜およびゲー
ト電極を形成する物質層を形成する第２工程、図３Ｆの
マスクパターン３８に相当するマスクパターンを利用し
た食刻工程を行ってゲート電極５０を形成する第３工
程、ゲート電極を注入防止マスクとして低濃度の不純物
をイオン注入した後、このゲート電極の側壁にスペーサ
５２を形成して高濃度の不純物をイオン注入することに
より、セル領域以外のＮＭＯＳおよびＰＭＯＳ領域にＬ
ＤＤ構造のソース／ドレイン５４を形成する第４工程で
行われる。
【００３０】図７Ａおよび図７Ｂは図６Ｄおよび６Ｆの
Ａ部分およびＢ部分をそれぞれ拡大した断面図であっ
て、フィールド酸化膜２６を取り除く前にスレショルド
電圧の調節のための不純物をドープした場合を示す。図
７Ａおよび図７Ｂにおいて、図面符号４６ａは第１ソー
ス／ドレインを、４６ｂは第２ソース／ドレインを、５
４は多数キャリアの濃度分布線を、１は有効チャネル領
域を、そして２はソース／ドレイン領域を示す。
Ａ部分およびＢ部分をそれぞれ拡大した断面図であっ
て、フィールド酸化膜２６を取り除く前にスレショルド
電圧の調節のための不純物をドープした場合を示す。図
７Ａおよび図７Ｂにおいて、図面符号４６ａは第１ソー
ス／ドレインを、４６ｂは第２ソース／ドレインを、５
４は多数キャリアの濃度分布線を、１は有効チャネル領
域を、そして２はソース／ドレイン領域を示す。
【００３１】図７Ａから判るように、ソース／ドレイン
は、第１ソース／ドレイン４６ａと第２ソース／ドレイ
ン４６ｂとからなる２重構造で形成される。図７Ａにお
いて、点線は第１ソース／ドレイン４６ａを形成する時
のフィールド酸化膜２６の構造を示し、実線は第２ソー
ス／ドレイン４６ｂを形成する時のフィールド酸化膜２
６の構造を示す。多数キャリアの濃度分布線５４は、フ
ィールド酸化膜２６の厚さによりフィールド酸化膜２６
の下部から表面方向へ更に近い形態で形成される。
は、第１ソース／ドレイン４６ａと第２ソース／ドレイ
ン４６ｂとからなる２重構造で形成される。図７Ａにお
いて、点線は第１ソース／ドレイン４６ａを形成する時
のフィールド酸化膜２６の構造を示し、実線は第２ソー
ス／ドレイン４６ｂを形成する時のフィールド酸化膜２
６の構造を示す。多数キャリアの濃度分布線５４は、フ
ィールド酸化膜２６の厚さによりフィールド酸化膜２６
の下部から表面方向へ更に近い形態で形成される。
【００３２】図７Ｂから判るように、ソース／ドレイン
上のゲート絶縁膜の厚さはチャネル領域上のゲート絶縁
膜の厚さに比べて厚い。しかしながら、図２に示した従
来の一方法による埋没型トランジスタの製造方法とは異
なり、セグリゲーションファクターによるソース／ドレ
インの縁部の拡張は発生されないことが判る。そして、
多数キャリアの濃度分布線５４がチャネル領域の中心部
から表面方向へ更に近く分布するが、これは結果的にソ
ース／ドレイン空乏領域の不純物濃度を高めてトランジ
スタのパンチスルー電圧を高める。
上のゲート絶縁膜の厚さはチャネル領域上のゲート絶縁
膜の厚さに比べて厚い。しかしながら、図２に示した従
来の一方法による埋没型トランジスタの製造方法とは異
なり、セグリゲーションファクターによるソース／ドレ
インの縁部の拡張は発生されないことが判る。そして、
多数キャリアの濃度分布線５４がチャネル領域の中心部
から表面方向へ更に近く分布するが、これは結果的にソ
ース／ドレイン空乏領域の不純物濃度を高めてトランジ
スタのパンチスルー電圧を高める。
【００３３】本発明の他の実施例による埋没型トランジ
スタの製造方法を図８に示す。これは、本発明の一実施
例の工程段階のうち一部を変形した例であり、図５Ａ〜
図６Ｆを用いて説明したように、フィールド酸化膜を形
成した後でチャネルストッパ層２４を形成した場合を示
したものである。
スタの製造方法を図８に示す。これは、本発明の一実施
例の工程段階のうち一部を変形した例であり、図５Ａ〜
図６Ｆを用いて説明したように、フィールド酸化膜を形
成した後でチャネルストッパ層２４を形成した場合を示
したものである。
【００３４】
【発明の効果】本発明による埋没型トランジスタの製造
方法によれば、チャネル領域に形成されたフィールド酸
化膜の厚さおよび幅を調節してソース／ドレインの大き
さを調節することができるので、結果的にトランジスタ
のチャネル領域の拡張を容易にしうる。そして、多数キ
ャリアの濃度分布線をチャネル領域の中心部から表面方
向にさらに近く形成しうるので、結果的にソース／ドレ
イン空乏領域の不純物濃度を選択的に高めてトランジス
タのパンチスルー電圧を高めることができる。
方法によれば、チャネル領域に形成されたフィールド酸
化膜の厚さおよび幅を調節してソース／ドレインの大き
さを調節することができるので、結果的にトランジスタ
のチャネル領域の拡張を容易にしうる。そして、多数キ
ャリアの濃度分布線をチャネル領域の中心部から表面方
向にさらに近く形成しうるので、結果的にソース／ドレ
イン空乏領域の不純物濃度を選択的に高めてトランジス
タのパンチスルー電圧を高めることができる。
【００３５】したがって、集積度の向上によりパンチス
ルー特性が劣化することを抑制してトランジスタの信頼
度を向上しながら高集積度を達成しうる。本発明は前記
の実施例に限定されず、本発明が属した技術的思想内で
当分野で通常の知識を持つ者により多くの変形が可能な
ことは明白である。
ルー特性が劣化することを抑制してトランジスタの信頼
度を向上しながら高集積度を達成しうる。本発明は前記
の実施例に限定されず、本発明が属した技術的思想内で
当分野で通常の知識を持つ者により多くの変形が可能な
ことは明白である。
【図１】Ａ〜Ｃは、従来の一方法による埋没型トランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図２】ＤおよびＥは、従来の一方法による埋没型トラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図３】ＦおよびＧは、従来の一方法による埋没型トラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図４】図３ＧのII部分を示す拡大断面図である。
【図５】Ａ〜Ｃは、本発明の一実施例による埋没型トラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図６】Ｄ〜Ｆは、本発明の一実施例による埋没型トラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図７】Ａは図６ＤのＡ部分を示す拡大断面図であり、
Ｂは図６ＦのＢ部分を示す拡大断面図である。
Ｂは図６ＦのＢ部分を示す拡大断面図である。
【図８】本発明の他の実施例による埋没型トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
１ 有効チャネル領域
２ ソース／ドレイン領域
１０ 半導体基板
１２ Ｎウェル
１４ Ｐウェル
１６ パッド酸化膜
１８ シリコン窒化膜
２０ フォトレジストパターン
２２、２８、３２、３８、４４ マスクパターン
２４ チャネルストッパ層
２６ フィールド酸化膜（絶縁膜、熱的成長絶縁
膜） ４６ ソース／ドレイン ４６ａ 第１ソース／ドレイン ４６ｂ 第２ソース／ドレイン ５０ ゲート電極 ５２ スペーサ
膜） ４６ ソース／ドレイン ４６ａ 第１ソース／ドレイン ４６ｂ 第２ソース／ドレイン ５０ ゲート電極 ５２ スペーサ
Claims (5)
- 【請求項１】 トランジスタのチャネル領域上にその中
間部の厚さがその縁部より厚い絶縁膜を形成する第１工
程と、 前記第１工程で得られた結果物の全面に不純物をドープ
してトランジスタのソース／ドレインをそれぞれ２重構
造で形成する第２工程と、 前記絶縁膜を取り除く第３工程と、 前記第３工程で得られた結果物上にゲート電極を形成す
る第４工程と、 を含み、 前記２重構造のソース／ドレインは、 前記絶縁膜の厚さ
および幅を調節しながら一種類の不純物を相異なる濃度
でそれぞれドープして形成されることを特徴とする埋没
型トランジスタの製造方法。 - 【請求項２】 前記絶縁膜は、ＬＯＣＯＳ方式により形
成されることを特徴とする請求項１記載の埋没型トラン
ジスタの製造方法。 - 【請求項３】 前記第２工程と同時に、または前記第２
工程の後に、スレショルド電圧を調節するためにチャネ
ル領域の導電型と同一な導電型の不純物をドープする工
程をさらに追加することを特徴とする請求項１記載の埋
没型トランジスタの製造方法。 - 【請求項４】 前記絶縁膜の厚さおよび幅を調節してチ
ャネル領域の不純物の濃度が前記チャネル領域の中心部
で最大とすることを特徴とする請求項１記載の埋没型ト
ランジスタの製造方法。 - 【請求項５】 前記第３工程の後に、スレショルド電圧
を調節するためにチャネル領域の導電型と同一な導電型
の不純物をドープする工程をさらに追加することを特徴
とする請求項１記載の埋没型トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P12852 | 1994-06-08 | ||
| KR1019940012852A KR0126789B1 (ko) | 1994-06-08 | 1994-06-08 | 매몰형 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846184A JPH0846184A (ja) | 1996-02-16 |
| JP3494758B2 true JP3494758B2 (ja) | 2004-02-09 |
Family
ID=19384877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13959495A Expired - Fee Related JP3494758B2 (ja) | 1994-06-08 | 1995-06-06 | 埋没型トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5920784A (ja) |
| JP (1) | JP3494758B2 (ja) |
| KR (1) | KR0126789B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275740B1 (ko) * | 1998-08-14 | 2000-12-15 | 윤종용 | 마스크 롬 제조방법 |
| KR100360398B1 (ko) * | 2000-02-24 | 2002-11-13 | 삼성전자 주식회사 | 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법 |
| TW580729B (en) * | 2001-02-23 | 2004-03-21 | Macronix Int Co Ltd | Method of avoiding electron secondary injection caused by pocket implantation process |
| US6617258B1 (en) * | 2001-07-23 | 2003-09-09 | Advanced Micro Devices, Inc. | Method of forming a gate insulation layer for a semiconductor device by controlling the duration of an etch process, and system for accomplishing same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4013489A (en) * | 1976-02-10 | 1977-03-22 | Intel Corporation | Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit |
| JPS5696865A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| US5234859A (en) * | 1988-06-28 | 1993-08-10 | Mitsubishi Denki Kabushiki Kaisha | LOCOS type field isolating film and semiconductor memory device formed therewith |
| US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
| US5332682A (en) * | 1990-08-31 | 1994-07-26 | Micron Semiconductor, Inc. | Local encroachment reduction |
| US5342796A (en) * | 1991-05-28 | 1994-08-30 | Sharp Kabushiki Kaisha | Method for controlling gate size for semiconduction process |
| EP1032034A1 (en) * | 1992-01-22 | 2000-08-30 | Macronix International Co., Ltd. | Method of making memory device |
| US5328859A (en) * | 1993-01-04 | 1994-07-12 | Xerox Corporation | Method of making high voltage PNP bipolar transistor in CMOS |
| JP2581415B2 (ja) * | 1993-10-08 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5453395A (en) * | 1994-03-21 | 1995-09-26 | United Microelectronics Corp. | Isolation technology using liquid phase deposition |
| US5536670A (en) * | 1994-08-09 | 1996-07-16 | United Microelectronics Corporation | Process for making a buried bit line memory cell |
| US5480823A (en) * | 1995-01-19 | 1996-01-02 | United Microelectronics Corporation | Method of making high density ROM, without using a code implant |
-
1994
- 1994-06-08 KR KR1019940012852A patent/KR0126789B1/ko not_active IP Right Cessation
-
1995
- 1995-06-06 JP JP13959495A patent/JP3494758B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-19 US US08/933,839 patent/US5920784A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5920784A (en) | 1999-07-06 |
| JPH0846184A (ja) | 1996-02-16 |
| KR0126789B1 (ko) | 1998-04-02 |
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