KR0126789B1 - 매몰형 트랜지스터 제조방법 - Google Patents

매몰형 트랜지스터 제조방법

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KR0126789B1
KR0126789B1 KR1019940012852A KR19940012852A KR0126789B1 KR 0126789 B1 KR0126789 B1 KR 0126789B1 KR 1019940012852 A KR1019940012852 A KR 1019940012852A KR 19940012852 A KR19940012852 A KR 19940012852A KR 0126789 B1 KR0126789 B1 KR 0126789B1
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KR
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oxide film
drain
region
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forming
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KR1019940012852A
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이운경
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김광호
삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

매몰형 트랜지스터의 제조방법에 대해 기재되어 있다. 이는, 채널영역에 산화막을 형성하는 제1공정, 결과물 전면에 불순물을 도우프하여 트랜지스터의 소오스/드레인을 형성하는 제2공정, 상기 산화막을 제거하는 제3공정, 및 결과물상에 게이트전극을 형성하는 제4공정을 포함하는 것을 특징으로 한다. 따라서 트랜지스터의 채널영역의 길이를 용이하게 확장할 수 있어 펀치-스루우등의 신뢰도 저하 요소를 줄인다.

Description

매몰형 트랜지스터 제조방법
제 la 도 내지 제 lg 도는 종래 일 방법에 의한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도들이다.
제 2 도는 상기 제 1g 도의 II 부분을 확대하여 도시한 사시도이다.
제 3 도는 상기 종래 일 방법의 공정단계 중 일부를 변형한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도이다.
제 4a 도 내지 제 4f 도는 본 발명의 일실시예에 의한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도들이다.
제 5a 도 및 제 5b 도는 상기 제 4d 도 및 제 4f 도의 a 및 b부분을 각각 확대하여 도시한 단면도들이다.
제 6 도는 본 발명의 상기 일실시예 및 다른 실시예의 공정단계 중 일부를 변형한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시한 단면도이다.
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 소오스/드레인이 채널영역에 형성된 산화막에 자기정합적으로 형성되는 매몰형 트랜지스터 제조방법에 관한 것이다.
게이트전극을 형성한 후, 이를 마스크로하여 소오스/드레인이 형성되던 기존의 트랜지스터와 달리, 게이트전극을 형성하기 전에 소오스/드레인이 형성되는 것을 매몰 트랜지스터라 한다. 주로, 판독전용메모리(Read0nly Memory)의 셀 어레이를 구성하는 트랜지스터에 많이 이용된다.
제 1a 도 내지 제 lg 도는 종래 일방법이 의한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도들로서, 판독전용메모리에 있어서, PMOS 영역, NMOS영역 및 셀 영역을 나누어 도시한다.
반도체기판(l0)에 동상의 NMOS 트원 웰 형성공정을 행하여 N웰(l2) 및 P웰(14)을 형성하고, 기판 전면에 패드산화막(16) 및 실리콘질화막(Si3N4을 순차적으로 도포한 후, 포토레지스트 마스크패턴(20)을 이용하여 필드산화막이 형성될 영역 상에 도포되어 있는 일부 상기 패드 산화막 및 실리콘질화막을 식각함으로써 소자분리를 위한 영역의 반도체 기판을 표면으로 노출한다(제 1a 도).
상기 포토레지스트 마스크패턴(20)을 제거한 후, NMOS 영역을 오픈(open)한 마스크패턴(22)을 결과물상에 재형성한다. 이어서, NMOS 영역의 소자분리를 강화하기 위하여, NMOS 영역 내에 존재하는 소자분리를 위한 영역에 보론(Boron)이온을 주입하여 채널스토퍼층(24)을 형성한다(제 1b 도).
상기 마스크패턴(22)을 제거하고, 결과물을 산화분위기에 노출시켜 상기 소자분리를 위한 영역에 필드산화막(26)을 형성한다. 결과물 전면에 주변영역(NMOS 영역 및 PMOS 영역)에 형성되는 트랜지스터의 문턱전압을 조절하기 위해 불순물이온을 주입한다(제 1c 도)
이어서, 셀 영역을 구성하는 트랜지스터의 소오스/드레인(30)을 포토레지스터 마스크패턴(28)을 이용한 불순물 주입공정으로 형성한다(제 1d 도).
상기 마스크패턴(28)을 제거하고, 결과물 상에 전체 셀 영역만을 오픈시키는 마스크패턴(32)을 재형성한후, 이를 이온주입에 대한 방지 마스크로 이용하여 상기 셀 영역 내에 형성될 트랜지스터의 문턱전압을 조절하기 위한 불순물이온 주입을 행한다(제 1e 도).
상기 마스크패턴(32)을 제거하고, 결과물 전면에 게이트절연막 및 게이트전극 형성을 위한 물질층을 형성한 후, 게이트전극 형성을 위한 마스크패턴(38)을 이용한 식각공정을 행하여 NMOS 영역, PMOS 영역 및 셀 영역 내에 트랜지스터의 게이트절연막(34) 및 게이트전극(36)을 형성한다(제 1f 도).
상기 마스크패턴(38)을 제거한후, 통상의 LDD(LightIy Doped Drain)공정을 행하여 셀 영역 이외의 NMOS 영역 및 PMOS 영역 내에 트랜지스터의 소오스/드레인(42)을 형성한다. 이때, 각 게이트전극(36)의 측벽에는 측벽스페이서(40) 가 형성된다(제 1g 도).
상술한 종래 일 방법에 의한 매몰형 트랜지스터의 제조방법에 의하면, 게이트전극을 형성하기 전에 소오스/드레인(30)을 먼저 형성하므로, 셀 영역에 형성되는 트랜지스터의 채널은 그 길이는 상기 마스크패턴(28)에 의해 결정되고, 그 폭은 상기 게이트전극(36)의 폭에 의해 결정된다. 이는 게이트전극을 형성한 후 소오스/드레인을 형성하던 기존의 트랜지스터의 채널이 그 길이는 게이트전극의 폭에 의해 결정되고, 그 폭은 활성영역에 의해 결정되던 것과는 다르다.
제 2 도는 상기 제 1g 도의 II 부분을 확대하여 도시한 단면도로서, 도면부호 1은 유효채널영역을, 2는유호 소오스/드레인영역을, 3은 게이트절연막이 형성되기 전의 소오스/드레인을, 4는 채널영역 상의 게이트절연막을, 5는 소오스/드레인영역 상의 게이트절연막을, 6은 게이트절연막이 형성된 후 확장된 소오스/드레인을, 7은 필드산화막을, 8은 채널스도퍼층을, 그리고 9는 게이트전극을 나타낸다.
종래 일 방법에 의해 제조된 매몰형 트랜지스터에 있어서, 가장 큰 문제점은, 집적도가 증가할수록 일반적인 M0S 트랜지스터에 비해 핀치-스루우(punch-through)특성이 더욱 취약해진다는 것이다. 이는 상술하게 되는 세가지 이유 때문이다.
첫째, 소오스/드레인을 형성한 후, 게이트절연막 형성공정, 게이트전극 형성공정, HTO 형성공정, BPSG플로우공정 등을 행하기 때문에, 이를 공정에 필수적으로 수반되는 고온열처리에 의해 상기 소오스/드레인이 열적확산을 하여 결과적으로 트랜지스터의 유효 채널길이를 줄이기 때문이다.
트랜지스터의 펀치-스루우 전압은 기판의 불순물 농도가 낮을수록, 채널의 길이가 짧을수록 더 작아진다는 것은, 본 발명의 기술분야에 있어서 통상의 지식을 가진 자는 분명하게 알 수 있다.
둘째, 소오스/드레인의 표면의 결정구조가 이온주입에 의해 손상되어 있기 때문에, 상기 소오스/드레인 상에 형성되는 게이트절연막은 채널영역 상에 형성되는 게이트절연막 보다 더 두껍게 형성된다.
NMOS의 소오스/드레인을 구성하는 불순물인 아세닉 또는 인 이온은, 산화막 보다 실리콘과 그 친화력이 더 크다. 따라서, 채널영역과 소오스/드레인영역의 경계부분에는, 게이트절연막 형성시, 세그리게이션 팩터(segregation factor)에 의해 상기 게이트절연막에 밀려 소오스/드레인의 가장자리부가 횡방향으로 확산되는 OED(Oxidation Enhanced Diffusion)을 일으키는데, 이는 채널의 유효 길이를 급격하게 감소시킨다.
셋째, 0.5μm(half-micron) 이하의 사진식각 공정에 있어서, 라인/스패이스(line/space) (또는 bar/space)패턴은 해상도(resolution) 한계 및 안정된 공정을 위하여 항상 1보다 작은데, 이는 매몰형 트랜지스터의 채널길이를 좌우하는 상기 마스크패턴(28)의 폭(제 ld 도에서 'L'로 표시)을 실제 원하는 채널 길이보다 짧게하며, 해상도 한계에 의해 상기 마스크패턴의 크기의 불균일성을 수반한다. 따라서, 셀 영역 내에 형성되 는트랜지스터의 채널길이를 균일하게 하지 못한다.
또한, 트랜지스터의 특성을 향상시키기 위채, 통상 일반적인 트랜지스터는 소오스/드레인을 LDD 또는DDD(Double Doped Draln) 구조로 형성하는데, 상기한 종래 일방법에 의한 매몰형 트랜지스터 제조방법에 의하면, 이러한 구조들을 형성하는 것이용이하지 않다. 이는 집적도가 증가할수록 일반적인 트랜지스터에 비해 그 소자 특성이 더욱 취약해진다는 문제점을 발생시킨다.
제 3 도는 상기 종래 일 방법의 공정단계 중 일부를 변형한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도로서, 채널스토퍼층(24)을 먼저 형성한 후 필드산화막(26)을 형성하던 종래 일방법을 바꾸어 실시한 것이다. 즉, 필드산화막(26)을 먼저 형성한 후, NMOS 영역에만 불순물이온을 주입하여 상기 필드산화막 하부에 채널스토퍼층(24)을 형성한 것이다.
이는, 필드산화막 형성을 위한 열 공정을 채널스토퍼층을 형성하기 전에 행하기 때문에, NMOS 영역의유효 활성영역을 상기 일 방법에서 보다 더 증가시킬 수 있다.
본 발명의 목적은 핀치-스루우특성을 향상시키는 매몰형 트랜지스터 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 트랜지스터의 전기적 특성을 향상시키는 매몰형 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 상기 목적들은, 채널영역에 그 중간부의 두께가 그 가장자리부의 두께보다 더 두꺼운 모양의 산화막을 형성하는 제1공정, 결과물 전면에 불순물을 도우프하여 트랜지스터의 소오스/드레인을 형성하는제2공정, 상기 산화막을 제거하는 제3공정, 및 결과물 상에 게이트전극을 형성하는 제4공정을 포함하는것을 특징으로 하는 매몰형 트랜지스터 젝조방법에 의해 달성된다.
바람직하게, 상기 산화막은 LOCOS(LOCal Oxidation on Silicon)법등과 같은 산화막 성장법이나, CVD(화학기상증착)법으로 형성되고, 상기 소오스/드레인은 각각 2중으로 형성될 수 있다.
상기 2중의 소오스/드레인은 확산계수가 서로 다른 두 종류의 불순물을 주입하여 형성하는데, 이때, 상기 불순물은 인(Phosphorns)이온과 아세닉(Asenic)이온이다. 또한, 상기 2중의 소오스/드레인은 한 종류의 불순물을 서로 다른 농도로 각각 도우프하여 형성하는데, 이때, 상기 서로 다른 농도의 불순물은 상기 산화막의 두께 및 폭을 조절하면서 각각 도우프되는 것을 특징으로 한다.
바람직한 일 실시에로, 상기 제2공정과 동시 또는 그 후에, 문턱전압을 조절하기 위해, 채널영역의 도전형과 동일한 도전형의 불순물을 도우프하는 공정을 더 추가한다. 이때, 상기 산화막의 두께 및 폭을 조절하여, 채널영역의 블순물의 농도가 상기 채널영역의 중심부에서 최대가 되도록 한다.
바람직한 다른 실시예로, 상기 제3공정 이후에, 문턱전압을 조절하기 위해, 채널영역의 도전형과 동일한 도전형의 불순물을 도우프하는 공정을 더 추가한다.
따라서, 채널영역 상에 형성된 필드산화막의 두께 및 폭을 조절하면서 소오스/드레인 형성을 위한 불순물 이온을 주입함으로써, 채널영역의 길이를 상기 필드산화막의 두께 및 폭의 조절로 용이하게 줄일 수 있다. 또한, 소오스/드레인을 2중의 구조로 형성할 수 있으므로 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
계속해서 소개되는 도면들에 있어서, 상기 제 1a 도 내지 제 1g 도에서 참조한 참조부호와 동일한 도면부호는 동일 부분을 나타낸다.
제 4a 도 내지 제 4f 도는 본 발명의 일실시에에 의한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시된 단면도를로서, PMOS 영역, NMOS 영역 및 셀 영역을 나누어 도시한다.
먼저, 제 4a 도는 소자분리 영역 및 셀 채널영역을 표면으로 노출시키는 공정으로서, 이는, 반도체기판(10)에 에컨대, 아세닉 또는 인 등의 5가 이온을 도우프하여 PMlOS 형성을 위한 N웰(12) 및 예컨대, 보론등의 3가 이온을 도우프하여 NMOS 형성을 위한 P웰(14)을 형성하는 제1공정, 결과물 전면에 패드산화막(16)및 실리콘질화막(Si3N4)(18)막을 형성한 후, 소자분리 영역 및 채널영역을 표면으로 노출시키기 위한 마스크패턴(44)을 형성하는 제2공정, 및 이 마스크패턴을 식각마스크로 이용하여 소자분리 영역 및 채널영역상에 형성되어 있는 상기 패드산화막 및 실리콘질화막을 식각함으로써 상기 소자분리 영역 및 채널영역을 표면으로 노출시키는 제3공정으로 진행된다.
상기 제 4a 도에 있어서, 종래 방법과 비교하여 다른 점은, 상기 마스크패턴(44)은 NMOS 영역, PMOS 영역 및 셀 영역을 한정하기 위한 소자분리 영역 뿐만아니라, 셀 영역 내에 존재하는 채널영역도 함께 노출시킨다는 것이다.
제 4b 도는 채널스토퍼층(24)을 형성하는 공정을 도시한 것으로서, 이는, 상기 마스크패턴(44)을 제거하는 제l공정, 결과물 상에 NMOS 영역만 오픈하는 마스크패턴(22)을 형성하는 제2공정, 및 예컨대 보론 등과같은 3가 이온을 NMOS 영역 내에 있는 소자분리 영역에 주입하여 상기 채널스토퍼층(24)을 형성하는 제3공정으로 진행된다.
이때, 상기 채널스토퍼층(24)은, NMOS의 소자분리를 강화하기 위하여 형성하며, 상기 P웰을 구성하는 불순물이온과 동일한 도전형의 불순물을 소자분리 영역에 재도우프함으로써 형성된다.
제 4c 도는 필드산화막 형성 및 PNOS 및 NMOS익 문턱전압(Vth)을 조절하기 위한 불순물이온 주입 공정을 도시한 것으로서, 이는, 상기 마스크패턴(22)을 제거하는 제1공정, 결과물 전면을 산화분위기에 노출시켜 소자분리 영역 및 채널영역에 필드산화막(26)을 형성하는 제2공정, 및 결과물 전면에 PMOS 및 NMOS의 문턱전압을 조절하기 위한 불순물이온을 주입하는 제3공정으로 진행된다.
이때, 셀 채널영역에 형성되는 상기 필드산화막(26)은, 본 실시예에서는 소자분리 영역에 형성되는 필드산화막과 동시에 형성되어, 그 모양에 있어서 상기 소자분리 영역에 형성되는 필드산화막과 유사하다.
하지만, 셀 채널영역에 형성되는 상기 필드산화막의 모양은 그 중간부의 두께가 그 가장자리부의 두께보다 두꺼운 모양, 즉 언덕모양으로 형성되기만 하면 본 발명의 목적을 달성할 수 있다. 따라서, 채널영역에 형성되는 상기 필드산화막은, CVD(화학기상증착)법으로 도포된 산화막으로도 형성할 수 있음은 물론이다. 제 4d 도는 셀 영역 내에 소오스/드레인(46)을 형성하는 공정을 도시한 것으로서, 이는, 셀 영역만 오픈한마스크패턴(32)을 결과물 상에 형성하는 제1공정, 및 예컨대, 아세닉 또는/그리고 인등의 5가 이온을 결과물 전면에 주입하여 셀 영역에 2중의 소오스/드레인(46)을 형성하는 제2공정으로 진행된다.
이때, 상기 재2공정은, 첫째, 확산계수가 서로 다른 두 종류의 불순물, 예컨대 아세닉과 인 이온을 동시에주입하는 방법, 둘째, 한 종류의 불순물, 예컨대 아세닉 또는 인 이온을 서로 다른 농도로 순차적으로 주입하는 방법으로 진행된다.
한 종류의 불순물을 서로 다른 농도로 순차적으로 주입할때는, 상기 제1공정 이후에, 상기 불순물을 제 1의 농도로 주입한 다음, 상기 필드산화막의 두께와 폭을 습식식각으로 재조절하고, 그후 다시 상기 불순물을 제2의 농도로 주입한다. 이때 상기 제1의 농도는 제2의 농도보다 더 높은 것이 바람직하다.
상기 제2공정에 의해 형성된 소오스/드레인(46)은, 필드산화막에 자기정합적으로 형성되며, 상기 필드산화막의 두께 및 폭의 조절에 의해 그 크기가 정해진다. 따라서, 트랜지스터의 채널영역의 길이는, 이 필드산화막의 두께 및 폭의 조절로 용이하게 확장할 수 있다.
상기 제2공정 이후, 셀 트랜지스터의 문턱전압을 조절하기 위해, 셀 영역만을 오픈시킨 상기 마스크패턴(32)을 주입방지마스크로 하여 불순물이온, 예컨대 보론이온을 도우프하는 공정을 더 추가할 수도 있다.
제 4e 도는 필드산화막을 제거하는 공정을 도시한 것으르서, 이는, 결과물에 상기 필드산화막을 식각대상으로 하는 습식식각 행하여, 상기 마스크패턴(32)에 의해 오픈되어 있는 셀 영역의 필드산화막을 제거하는 공정으로 진행된다. 이로서, 채널영역은 반도체기판의표면으로 노출된다.
이때, 상기 필드산화막을 제거한 후, 셀 트랜지스터의 문턱전압을 조절하기 위해, 셀 영역만을 오픈하는 상기 마스크패턴(32)을 주입방지마스크로하여 불순물이온을 도우프하는 공정을 더 추가할 수도 있다. 문턱진압을 조절하기 위한 상기 불순물이온 주입공정은, 셀 채널영역에 형성된 필드산화막을 제거하기 전(제 4d 도), 또는 제거한 후(제 4e 도) 중 선택적으로 실시할 수 있다.
제 4f 도는 게이트전극(50)을 형성하는 공정을 도시한 것으로서, 이는, 상기 마스크패턴(32)을 제거하는 제l공정, 결과물 전면에 게이트절연막 및 게이트전극을 형성하는 물질층을 형성하는 제2공정, 마스크패턴(제 lf 의 마스크패턴(38) 참조)을 이용한 식각공정을 행하여 상기 게이트전극(50)을 형성하는 제3공정, 게이트전극을 이온주입에 대한 주입방지마스크로 하여 저농도의 불순물을 이온주입한 후, 이 게이트전극의 측벽에 스페이스(52)를 형성하여 고농도의 불순물을 이온주입함으로써 셀 이외의 NMOS 및 PMOS 영역에 LDD 구조의 소오스/드레인(54)을 형성하는 제4공정으로 진헹된다.
제 5a 도 및 제 5b 도는 상기 제 4d 도 및 제 4f 도의 A 및 B 부분을 각각 확대하여 도시한 단면도들로서, 필드산화막을 제거하기 전에 문턱전압조절을 위한 불순물을 도우프한 경우의 단면도이다.
상기 제 5a 도 및 제 5b 도에 있어서, 도면부호 46a는 제l소오스/드레인을, 46b는 제2소오스/드레인을, 54는 다수 캐리어의 농도 분포선을, ''1은 유효 채널영역을, 그리고 ''2는 소오스/드레인 영역을 나타낸다.
상기 제 5a 도에서 알 수 있듯이, 소오스/드레인은 2중(46a 및 46b)으로 형성된다. 상기 도면에서, 점선으로 표현된 것은 제1소오스/드레인(46a)을 형성할 때의 필드산화막의 구조를 나타내고, 실선으로 표현된 것은 제2소오스/드레인(46b)을 형성할 때의 필드산화막의 구조를 나타낸다. 다수 캐리어의 농도 분포선(54)은 필드산화막의 두께에 의해 필드산화막의 하부에서 표면방향으로 더 가까운 모양으로 형성된다.
상기 제 5b 도에서 알 수 있듯이, 소오스/드레인 상의 게이트절연막의 두께는 채널영역 상의 게이트절연막의 두께보다 더 두껍다. 하지만 종래 일 방법에서 언급했던(제 2 도 참조) 바와 같은 세그리게이션 팩터에 의한 소오스/드레인 가징자리부의 화장은 일어나지 않는다는 것을 알 수 있다.
그리고, 다수 캐리어의 농도 분포선(54)이 채널영역 중심부에서 표면방향으로 더 가깝게 분포되는데, 이는 결과적으로 소오스/드레인 공핍영역의 불순물농도를 높여 트랜지스터의 펀치-스루우 전압을 높인다.
제 6 도는 본 발명의 상기 일 실시예 및 다른 실시예의 공정단계 중 일부를 변형한 매몰형 트랜지스터 제조방법을 설명하기 위해 도시한 단면도로서, 상기 제 3 도에서 설명한 바와 같이, 채널스토퍼층(24)을 필드산화막을 형성한 후에 형성한 경우를 도시한 것이다.
본 발명에 의한 매몰형 트랜지스터의 제조방법에 의하면, 채널영역에 형성된 필드산화막의 두께 및 폭을조절하여 소오스/드레인의 크기를 조절할 수 있으므로, 결과적으로 트랜지스터의 채녈영역의 확장을 용이하게 행할 수 있다. 그리고, 다수 캐리어의 농도 분포선을 채널영역 중심부에서 표면방향으로 더 가깝게 형성할 수 있으므로, 결과적으로 소오스/드레인 공핍영역의 불순물농도를 선택적으로 높여 트랜지스터의 펀치-스루우 전압을 높인다.
따라서, 집적도 향상에 따라 펀치-스루우 특성이 약화되는 것을 억제할 수 있어, 트랜지스터의 신뢰도를 향상하면서도 고집적도를 달성함할수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (12)

  1. 채널영역에 산화막을 형성하는 제1공정, 결과물 전면에 불순물을 도우프하여 트랜지스터의 소오스/드레인을 형성하는 제2공정, 상기 산화막을 제거하는 제3공정, 및 결과물 상에 게이트전극을 형성하는 제4공정을 포함하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 산화막은 LOCOS(LOCal Oxidation on Silicon) 법등과 같은 산화막 성장법에 의해 형성되는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  3. 제1항에 있어서. 상기 산화막은 CVD(화학기상증착)법으로 형성되는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 소오스/드레인은 각각 2중으로 형성되는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  5. 제4항에 있어서, 상기 2중의 소오스/드레인은 착산계수가 서로 다른 두 종류의 불순물을 주입하여 형성하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  6. 제5항에 있어서, 상기 불순물은 인(Phosphoms)이온과 아세닉(Asenic)이온인 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  7. 제4항에 있어서, 상기 2중의 소오스/드레인은 한 종류의 불순물을 서로 다른 농도로 각각 도우프하여 형성하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  8. 제7항에 있어서, 상기 서로 다른 농도의 불순물은 상기 산화막의 두께 및 폭을 조절하면서 각각 도우프되는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  9. 제1항에 있어서, 상기 제2공정과 동시 또는 그 후에, 문턱전압을 조절하기 위해, 채널영역의 도전형과 동일한 도전형의 불순물을 도우프하는 공정을 더 추가하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 산화막의 두께 및 폭을 조절하여, 채널영역의 불순물의 농도가 상기 체닐영역의 중심부에서 최대가 되도록 하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  11. 제1항에 있어서, 상기 제3공정 이후에, 문턱전압을 조절하기 위해, 채널영역의 도전형과 동일한 도전형의 불순물을 도우프하는 공정을 더 추가하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
  12. 채널영역에 열적 성장 산화막을 형성하는 제1공정, 결과물 전면에 불순물을 도우프하여 트랜지스터의 소오스/드레인을 형성하는 제2공정, 상기 열적 성장 산화막을 제거하는 제3공정, 및 결과물 상에 게이트전극을 형성하는 제4공정을 포함하는 것을 특징으로 하는 매몰형 트랜지스터 제조방법.
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