KR100275740B1

KR100275740B1 - 마스크 롬 제조방법

Info

Publication number: KR100275740B1
Application number: KR1019980033069A
Authority: KR
Inventors: 이운경; 이희중
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-08-14
Filing date: 1998-08-14
Publication date: 2000-12-15
Anticipated expiration: 2018-08-14
Also published as: JP4313474B2; US6291308B1; KR20000013931A; JP2000068391A

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 매몰 불순물확산영역의 피치를 효과적으로 줄일 수 있는 마스크 롬 제조방법에 관한 것이다. 패드 산화막과 제1 산화방지막을 반도체 기판의 셀 어레이 영역과 주변회로 영역 상에 적층한다. 제1 산화방지막과 패드 산화막을 부분적으로 식각하여 주변회로 영역의 소자분리 영역과 셀 어레이 영역의 매몰형 불순물확산영역을 정의하는 패턴들을 형성한다. 제2 산화방지막을 기판 전면 상에 적층한다. 셀 어레이 영역 상에 적층되어 있는 제2 산화방지막은 남기고, 주변회로 영역 상에 적층되어 있는 제2 산화방지막은 제거한다. 필드 산화막을 주변회로 영역의 소자분리 영역에 형성한다. 매몰형 불순물확산영역을 기판 전면에 불순물 이온을 주입하여 형성한다.

Description

마스크 롬 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 매몰 불순물확산영역의 피치를 효과적으로 줄일 수 있는 마스크 롬 제조방법에 관한 것이다.

반도체 소자의 고집적화에 따라, 패턴 피치(pattern pitch)의 스케일 다운(scale-down), 즉 회로 선폭의 하향화는 주요 관심사의 하나이다. 이러한 회로 선폭의 감소는 주로 사진 식각(photo-lithography) 공정의 개발로 행해진다. 선폭의 크기는 패턴 제조시 사용하는 포토레지스트(photoresist)의 해상도, 광의 파장의 길이 (파장의 길이가 작은 빛일수록 작은 패턴을 해상하는데 유리함) 등의 많은 변수에 의해 결정되므로, 사진 식각 기술은 이러한 관점에서 발달되어 왔다. 회로 선폭의 크기 감소, 즉 피치 감소는 반도체 소자의 집적화에 있어 중요한 역할을 하여 왔으며, 앞으로도 이러한 경향은 더욱 증폭될 것이다.

반도체 소자의 축소화는 광의 해상도(resolution power)를 높이는 것으로 가능하다. 광의 해상도를 높이기 위한 한 방법으로는 광의 파장의 길이를 감소시키는 것이다. 사진 식각 공정에서 사용하는 광은 초기 436nm의 g-라인(g-line)에서 시작하여 현재는 365nm의 i-라인(i-line)을 사용하며, 향후에는 248nm의 KrF 엑시머 레이저(excimer laser)를 사용하기에 이르렀다. 또한, 광의 해상도는 상기한 광 파장의 길이의 감소와 더불어 사진 식각 공정시 사용하는 노광장비의 구경을 확대할 수록 증가한다. 따라서, 반도체 소자의 고집적 및 대용량화는 사진 식각 공정시 사용하는 광의 파장의 길이를 감소시키고 노광장비의 구경을 확대하는 것으로 가능하게 되었다.

그러나, 언급한 바와 같은 방법으로 반도체 소자의 축소화를 추구할 경우, 새로운 세대(generation)로 발전함에 따라 생산시설 확충을 위한 기하급수적인 투자비용이 필요하게 된다. 고집적화에 따른 이러한 고비용의 투자는 제품 수명(cycle)의 하향화와 더불어 생산자에게 큰 부담으로 작용하고 있다. 따라서, 가급적이면 투자를 최소화하면서도 소자의 집적도를 높일 수 있는 방법등에 많은 관심을 기울이고 있다.

도 1은 NOR형 마스크 롬의 셀 어레이부를 도시하는 평면도이고, 도 2a 내지 도 2d는 상기 도 1의 aa'선, bb'선, cc'선 및 dd'선을 각각 잘라본 단면도들이다.

도 1에 있어서, 도면부호 "P1"은 매몰 불순물확산영역 형성을 위한 마스크 패턴이고, "P2"는 워드 라인 (즉, 게이트 전극) 형성을 위한 마스크 패턴이며, "P3"는 금속 배선 형성을 위한 마스크 패턴이며, "P4"는 채널영역의 문턱전압 조절을 위한 (즉, 프로그래밍을 위한) 마스크 패턴이다.

매몰 불순물확산영역 형성을 위한 마스크 패턴(P1)들은 일정한 간격으로 서로 이격되어 있으며, 서로에 대해 평행하도록 배치되어 있다. 워드 라인 형성을 위한 마스크 패턴(P2)들은 상기 매몰 불순물확산영역 형성을 위한 마스크 패턴(P1)들과는 직교하며, 상기 매몰 불순물확산영역 형성을 위한 마스크 패턴(P1)들과 같이 일정한 간격으로 서로 이격되어 있으며, 서로에 대해서 평행하도록 배치되어 있다. 금속 배선 형성을 위한 마스크 패턴(P3)들은 상기 매몰 불순물확산영역 형성을 위한 마스크 패턴(P1)들과 평행하게 배치되어 있다. 채널영역의 문턱전압 조절을 위한 마스크 패턴(P4)들은 프로그래밍이 필요한 지정 셀의 채널영역 상에 배치되어 있다. 비트 라인 형성을 위한 마스크 패턴은 도시되지 않았지만 상기 매몰 불순물확산영역 형성을 위한 마스크 패턴과 평행하게 대응하도록 배치되어 있다.

도 1을 참조하면, 각 셀들은 워드 라인을 따라 형성되며, 매몰 불순물확산영역과 워드 라인이 중첩된 부분은 소오스 또는 드레인이 되고, 상기 매몰 불순물확산영역과 중첩되지 않는 워드 라인 하부가 채널영역이 된다.

도 2a 내지 도 2d에 있어서, 도면부호 "10"은 반도체 기판을, "12"는 매몰 불순물확산영역을, "14"는 게이트 산화막을, "16"은 워드 라인(즉, 게이트 전극)을, "18"은 게이트 전극 보호를 위한 절연막을, "20"은 층간절연막을, "22"는 금속 배선을, 그리고 "24"는 금속 배선 보호를 위한 절연막을 나타낸다. 도 2a에서 +로 표시된 영역은 프로그래밍이 필요한 지정 채널영역에 문턱전압 조절을 위한 불순물 이온이 주입된 모습을 표시한다.

워드 라인(16)과 중첩되는 매몰 불순물확산영역(12)이 각 셀의 소오스 또는 드레인이 되며, 매몰 불순물확산영역(12)들 사이에 존재하는 워드 라인(16) 하부가 채널영역이 된다.

이하, NOR형 마스크 롬의 셀의 동작을 살펴본다.

프로그램된 데이터값을 읽고자 하는 특정 셀과 연결된 비트 라인에는 0 ∼ 2V의 전압을 인가하고, 이와 이웃하는 비트 라인들은 접지시키며, 상기 특정 셀의 워드 라인에 "하이(high)" 전압을 인가한다. 이때, 상기 특정 셀의 채널영역의 문턱전압의 값이 상기 하이 전압보다 높게 프로그램되어 있으면 상기 특정 셀은 턴-오프가 되어 비트 라인의 방전을 방지하여 "오프(off)"로 판독되며, 상기 특성 셀의 채널영역의 문턱전압의 값이 상기 하이 전압보다 낮게 프로그램되어 있으면 상기 특정 셀은 "온(on)"으로 판독하게 된다. 각 비트 라인은 각 매몰 불순물확산영역의 끝단부에 형성된 선택 트랜지스터 (도시되지 않음)의 소오스와 연결되어 있고, 상기 선택 트랜지스터의 작용에 의해 매몰 불순물확산영역에 전압이 공급된다.

통상, 셀의 프로그램 상태는 각 셀의 채널영역의 문턱전압이 각 셀의 게이트 전극에 공급되는 전압보다 높은가 낮은가에 따라 2가지 상태로 구분되어진다. 이때, 각 셀의 채널영역의 문턱전압 조절은 도 1의 채널영역의 문턱전압 조절을 위한 마스크 패턴(P4)을 이용하여 행한다.

한편, 언급한 마스크 롬의 집적도를 높이기 위해서는, 이를 구성하는 셀들이 차지하는 면적을 축소하는 것이 중요하다. 도 1의 평면도를 참조했을 때, 매몰 불순물확산영역 형성을 위한 마스크 패턴(도 1의 P1)의 피치(하나의 매몰 불순물확산영역 형성을 위한 마스크 패턴에서 시작하여 이웃하는 다른 하나의 매몰 불순물확산영역 형성을 위한 마스크 패턴까지의 거리)와 워드 라인 형성을 위한 마스크 패턴(도 1의 P2)의 피치(하나의 워드 라인 형성을 위한 마스크 패턴에서 시작하여 이웃하는 다른 하나의 워드 라인 형성을 위한 마스크 패턴까지의 거리)를 줄여 각 셀이 차지하는 단위 면적을 줄이는 것이 집적화에 가장 유리한 방법이다.

그러나, 이러한 경우, 고려해야할 사항이 몇가지 있는데, 이를 살펴보면 아래와 같다.

먼저, 매몰 불순물확산영역의 피치(이하, 하나의 매몰 불순물확산영역에서 이웃하는 다른 하나의 매몰 불순물확산영역까지의 거리를 의미함) 를 축소할 경우엔, 채널영역의 길이가 감소하는 것을 고려해야 한다. 즉, 매몰 불순물확산영역의 피치 축소가 사진 식각 기술로 가능하다 할지라도 셀 트랜지스터의 펀치 스루우(punch - through) 마아진을 확보할 수 있다는 것이 전제되어야 한다. 이와 달리, 워드 라인의 피치(하나의 워드 라인에서 이웃하는 다른 하나의 워드 라인까지의 거리를 의미함)를 축소할 경우엔, 채널영역의 폭이 감소하는 것을 고려해야 한다. 즉, 워드 라인의 피치 축소가 사진 식각 기술로 가능하다 할지라도 채널영역의 폭 감소에 따라 드레인 전류가 감소하는 것을 고려해야 한다. 드레인 전류의 감소는 비트 라인의 센싱 마아진을 확보해야하는 등의 다른 설계적 고려가 수반되어야 한다. 마스크 롬의 전기적 특성을 고려했을 때, 셀 트랜지스터의 펀치 스루우 마아진이 확보될 수 있다면 매몰 불순물확산영역의 피치를 축소하는 것이 바람직하며, 칩 설계상 장점이 많다.

도 3a 내지 도 3c는 매몰형 불순물확산영역을 형성하는 종래의 방법을 설명하기 위해 도시한 단면도들이다.

반도체 기판(26) 상에 패드 산화막(28)과 실리콘 나이트라이드막(30)을 차례대로 적층한 후, 감광막 패턴(32)을 사용하는 사진 식각 공정으로 주변회로 영역(n-채널 및 p-채널 영역)의 소자분리 영역에 적층되어 있는 실리콘 나이트라이드를 제거한다 (도 3a). 이 후, 필드 산화 공정으로 상기 소자분리 영역에 필드산화막(34)을 형성한다. 이때 셀 어레이 영역은 실리콘 나이트라이드막(30)에 의해 덮혀져 상기 필드산화막이 성장되지 않는다 (도 3b).

계속해서, 상기 실리콘 나이트라이드막과 패드 산화막은 제거하고, 희생산화 공정과 문턱전압 조절을 위한 이온주입 공정 및 웰(38) 형성 공정을 행한다. 이 후, 포토레지스트를 도포하고 현상하여 매몰 불순물확산영역 형성을 위한 포토레지스트 패턴(40)을 형성한 후, 이 패턴(40)을 마스크로 하여 불순물이온(44)을 주입함으로써 셀 어레이 영역에 매몰 불순물확산영역(46)을 형성한다 (도 3c). 이때, 상기 포토레지스트 패턴(40)은 주변회로 영역을 완전히 덮으며 셀 어레이 영역에서는 매몰 불순물확산영역이 형성될 영역만 노출시키는 모양으로 형성된다.

상기 매몰 불순물확산영역은 셀 트랜지스터의 소오스 및 드레인이 되는 영역으로, 앞서 언급했듯이 현재의 사진 식각 기술로 얻을 수 있는 최소의 매몰 불순물확산영역의 피치(pitch)를 갖으면서도 펀치 스루우 마아진 확보가 관건이다. 이를 위해서는, 매몰 불순물확산영역 자체의 크기보다는 매몰 불순물확산영역과 매몰 불순물확산영역 사이의 간격을 더 크게하는 중요하다.

그러나, 소자 축소를 위해 디자인 룰을 작게하면 할수록, 사진 식각 기술의 여러 가지 한계에 의해, 이온주입 방지 패턴(40)의 바(bar) (채널영역의 길이를 결정함)를 스페이스(space) (매몰 불순물확산영역의 크기를 결정함)보다 더 크게하는 것이 용이하지 않다. 즉, 최소 디자인 룰을 이용한 사진 기술은 해상도가 현격히 떨어짐으로 해서 포토레지스트가 없어져야할 부분에 그 잔유물이 남게되며, 이를 없애기 위해 과다노출(over-expose) 공정을 진행함에 따라 바 크기에 대한 스페이스 크기의 비율은 커지게 된다.

따라서, 매몰 불순물확산영역의 피치를 효과적으로 축소시키기 위해서는, 가능한 최소의 매몰 불순물확산영역의 피치 내에서 채널영역의 길이 (바의 크기)를 매몰 불순물확산영역의 크기(스페이스의 크기)보다 더 크게 형성하는 공정이 필요하다. 즉, 바를 규정된 크기 이상으로 형성하는 공정이 필요하다.

본 발명의 목적은 매몰 불순물확산영역의 피치를 효과적으로 줄임으로써 셀 어레이 면적을 축소시키는 마스크 롬 제조방법을 제공하는데 있다.

도 1은 NOR형 마스크 롬의 셀 어레이부를 도시하는 평면도이다.

도 2a 내지 도 2d는 상기 도 1의 aa'선, bb'선, cc'선 및 dd'선을 각각 잘라본 단면도들이다.

도 4a 내지 도 4m는 본 발명의 일 실시예에 의한 방법으로 매몰형 불순물확산영역을 형성하는 마스크 롬 제조방법을 설명하기 위해 도시한 단면도들이다.

도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 방법으로 매몰형 불순물확산영역을 형성하는 마스크 롬 제조방법을 설명하기 위해 도시한 단면도들이다.

상기 목적을 달성하기 위한, 본 발명에 의한 마스크 롬 제조방법은, 반도체 기판의 셀 어레이 영역과 주변회로 영역 상에 패드 산화막과 산화방지막을 적층하는 단계와, 상기 산화방지막과 패드 산화막을 부분적으로 식각하여 주변회로 영역의 소자분리 영역과 셀 어레이 영역의 매몰형 불순물확산영역을 정의하는 패턴들을 형성하는 단계와, 결과물 기판 전면 상에 이온주입 방지막을 적층하는 제3 단계와, 셀 어레이 영역 상에 적층되어 있는 상기 이온주입 방지막은 남기고, 주변회로 영역 상에 적층되어 있는 상기 이온주입 방지막은 제거하는 단계와, 남겨진 상기 이온주입 방지막에 의해 노출된 주변회로 영역의 소자분리 영역에 필드 산화막을 형성하는 단계와, 결과물 기판 전면에 불순물 이온을 주입하여 셀 어레이 영역에 상기 매몰형 불순물확산영역을 형성하는 단계와, 남아있는 상기 이온주입 방지막과 산화방지막을 제거하는 단계와, 상기 패드 산화막을 제거하는 단계와, 기판 전면 상에 희생산화막을 형성한 후 이를 제거하는 단계와, 기판 전면 상에 게이트 산화막을 형성하는 단계와, 주변회로 영역과 셀 어레이 영역에 전반에 걸쳐 상기 게이트 산화막 상에 게이트 전극들을 형성하는 단계로 진행한다.

이때, 상기 패드 산화막은 반도체 기판이 드러나지 않을 정도의 두께, 예컨대 50Å ∼ 300Å의 두께가 남도록 식각된다. 상기 패턴들을 형성하기 위한 식각은 셀 어레이 영역에서의 식각 왜곡도가 정이 되는 조건으로 행한다.

상기 필드 산화막 형성 후, 셀 어레이 영역에 남아있는 상기 이온주입 방지막을 이방성식각하여 상기 패턴들의 측벽에 이온주입 방지 스페이서를 형성하는 단계를 더 행한다. 이 경우, 상기 매몰형 불순물확산영역을 형성한 후, 상기 이온주입 방지 스페이서 형성을 위한 이방성식각 시 드러난 반도체 기판 표면에 보호 산화막을 더 형성한다.

희생산화막을 형성한 후 제거하는 공정 후, 기판 전면에 완충 산화막을 형성하고, N 필드 분리특성을 강화시키기 위한 이온주입과, P 필드 분리특성을 강화시키기 위한 이온주입과, 셀 어레이 영역 및 주변회로 영역을 구성하는 소자들의 문턱전압을 조절하기 위한 이온주입과, 주변회로 영역의 웰 형성을 위한 이온주입 공정을 행한 후, 상기 완충 산화막을 제거하는 단계를 더 행한다.

따라서, 본 발명에 의하면, 매몰 불순물확산영역을 최소한의 피치로 형성할 때, 펀치 스루우 마아진 확보가 용이하게 되도록 매몰 불순물확산영역 사이의 간격을 매몰 불순물확산영역의 크기보다 더 크게할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명에 의한 마스크 롬 제조방법을 더욱 상세하게 설명하고자 한다.

먼저, 도 4a는 매몰 불순물확산영역 형성을 위한 패턴(54)과 필드 산화막 형성을 위한 패턴(56)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 반도체 기판(50) 상에 패드 산화막(52)과 산화방지막 (이후 패턴(54 및 56)이 됨)을 차례대로 적층하는 단계와, 상기 산화방지막 상에 포토레지스트를 도포한 후 이를 노광하고 현상함으로써 셀 어레이 영역에는 매몰 불순물확산영역 형성을 위한 감광막 패턴(58)을, 주변회로 영역(즉, n채널 및 p채널 영역)에는 필드 산화막 형성을 위한 감광막 패턴(60)을 형성하는 단계와, 상기 감광막 패턴(58 및 60)을 식각마스크로 하여 상기 산화방지막을 식각함으로써 셀 어레이 영역에는 상기 매몰 불순물확산영역 형성을 위한 패턴(54)을, 주변회로 영역에는 상기 필드 산화막 형성을 위한 패턴(56)을 형성하는 단계로 진행한다.

상기 패드 산화막(52)은 30Å∼400Å 정도의 두께로 형성하고, 상기 산화방지막은, 예컨대 실리콘 나이트라이드와 같은 절연물질을 1,000Å ∼ 2,000Å의 두께로 증착하여 형성한다. 이때, 패턴(54 및 56) 형성을 위한 상기 식각 공정은, 상기 패드 산화막(52)이 반도체 기판(50)이 노출되지 않을 정도의 두께, 예컨대 50Å ∼ 300Å의 두께로 남을 때 까지 진행된다. 이때, 상기 패드 산화막(52)은 패턴(54 및 56) 형성을 위한 상기 식각 공정 시 완전히 제거되어 반도체 기판을 노출시킬 수도 있다. 그러나, 이 경우, 이후의 식각 공정에 의해 노출된 반도체 기판의 표면이 손상될 수 있으므로 본 실시예에서는 언급한 바와 같이 어느 정도의 두께를 남긴다.

본 실시예에서는 매몰 불순물확산영역 형성을 위한 패턴과 필드 산화막 형성을 위한 패턴을 갖은 물질, 동일한 사진 식각 공정으로 동시에 형성한다. 이때, 상기 패턴(54 및 56) 형성을 위한 식각 공정은, 셀 어레이 영역에서의 식각 왜곡도(etch skewness)가 정(positive)이 되는 조건으로 행한다. 식각 왜곡도가 정이 된다는 것은 임의의 패턴을 형성하기 위한 사진 식각을 행할 때 최종적으로 형성된 패턴의 크기가 목표로 한 크기보다 더 커지는 것을 의미한다. 이러한 패턴의 크기 변형(variation)은 사진 식각 시의 로딩 효과(loading effect) 등에 발생한다.

셀 어레이 영역에서의 식각 조건을 식각 왜곡도가 정이되도록 행할 경우, 주변회로 영역에서는 식각 왜곡도가 부(negative)가 되도록 식각이 행해져 상기 필드 산화막 형성을 위한 패턴(56)의 크기가 목표로 한 크기보다 작아질 수 있으나, 주변회로 영역에서는 디자인 룰이 마아진이 있는 관계로 문제가 되지 않는다.

도 4b는 이온주입 방지막(62)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 포토레지스트 패턴(도 4의 58과 60)을 제거하는 단계와, 결과물 기판 전면에, 예컨대 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD)와 같은 방식으로, 예컨대 실리콘 나이트라이드와 같은 절연물질을, 예컨대 50Å ∼ 500Å 정도의 두께로 증착하여 상기 이온주입 방지막(62)을한 형성하는 단계로 진행한다.

도 4c를 참조하면, 상기 이온주입 방지막(도 4b의 62) 상에 셀 어레이 영역만을 덮는 모양의 포토레지스트 패턴(64)을 형성한 후, 이 포토레지스트 패턴(64)을 식각마스크로 한 이방성식각 공정을 행하여 주변회로 영역에 형성되어 있던 이온주입 방지막을 제거함으로써 셀 어레이 영역만을 덮는 이온주입 방지막 패턴(62a)을 형성한다.

이때, 도 4c에서 행해지는 식각 공정은 이방성으로 행해지기 때문에 주변회로 영역에 형성되어 있는 필드 산화막 형성을 위한 패턴(56)의 측벽에 주변 스페이서(62a)가 형성될 수도 있다.

도 4d도는 필드 산화막(66)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 포토레지스트 패턴(도 4c의 64)을 제거하는 단계와, 결과물 기판을 산화분위기에 노출시킴으로써 주변회로 영역의 소자분리 영역에 상기 필드 산화막(55)을 형성하는 단계로 진행한다.

이때, 셀 어레이 영역은 상기 이온주입 방지막 패턴(62a)으로 보호되고, 주변회로 영역 중 소자분리 영역을 제외한 영역은 필드 산화막 형성을 위한 패턴(56)으로 보호되므로 상기 필드 산화막(66)은 상기 주변회로 영역의 소자분리 영역에만 형성된다.

도 4e를 참조하면, 상기 이온주입 방지 패턴(62a)을 전면 이방성식각하여 매몰 불순물확산영역 형성을 위한 패턴(54)의 측벽에 이온주입 방지 스페이서(62c)를 형성한다. 이때, 셀 균일도 확보를 위하여, 반도체 기판(50)이 노출되도록 과식각을 행한다. 상기 과식각에 의해, 주변회로 영역의 필드 산화막(66)이 일정 두께 식각되나 (A로 표시), 필드 산화막(66)의 두께가 충분히 두꺼운 관계로 문제가 되지 않는다.

도 4f를 참조하면, 이온주입 방지 스페이서(62c)까지 형성되어 있는 결과물 기판 전면에 n형 불순물, 예컨대 아세닉(As) 이온(68)을 주입함으로써 상기 매몰 불순물확산영역 형성을 위한 패턴(54) 사이로 노출된 반도체 기판(50)의 표면 근방에 매몰 불순물확산영역(70)을 형성한다.

이때, 상기 불순물 이온(68)은 이온주입 방지 스페이서(62c)에 의해 이것에 의해 가려진 영역 (패턴(54) 주변영역)에는 주입되지 않으므로, 상기 매몰 불순물확산영역(70)은 상기 이온주입 방지 스페이서(62c)의 폭의 2배만큼 작게 형성된다.

본 발명의 일 실시예에 의하면, 첫째, 매몰 불순물확산영역 형성을 위한 패턴(54)을 식각 왜곡도를 정으로 한 식각조건으로 형성하고, 둘째, 매몰 불순물확산영역 형성을 위한 패턴(54)의 측벽에 이온주입 방지 스페이서(62c)를 형성함으로써, 최소 디자인 룰로 사진 식각 공정을 진행한다하더라도, 도 3a 내지 도 3c의 종래보다, 매몰 불순물확산영역(70)의 크기에 대한 매몰 불순물확산영역(70) 사이의 간격의 비를 더 크게 할 수 있다. 따라서, 펀치 스루우 마아진을 확보하면서도 셀의 크기를 줄일 수 있다.

도 4g를 참조하면, 매몰 불순물확산영역(70) 표면을 산화시킴으로써 보호 산화막(72)을 형성한다. 이때, 상기 보호 산화막(72)은, 예컨대 50Å ∼ 500Å의 두께로 성장시킨다. 상기 보호 산화막(72)은 매몰 불순물확산영역(70) 내에 주입되어 있는 불순물 이온을 활성화시키고, 이온주입 방지 스페이서(62c)를 형성할 때 발새하는 반도체 기판 및 필드 산화막 표면의 손상을 치유(cure)하기 위한 목적으로 형성한다.

도 4h를 참조하면, 매몰 불순물확산영역 형성을 위한 패턴(도 4g의 54)과, 필드 산화막 형성을 위한 패턴(도 4g의 56)과, 이온주입 방지 스페이서(도 4g의 62c)를 제거한다. 이때, 상기 보호 산화막(72)은 도 4h의 식각 시 사용되는 습식 식각액 (예컨대 인산(H₃PO₄))에 의해 매몰 불순물확산영역(70)이 손상되는 것을 방지하는 역할을 한다. 즉, 매몰 불순물확산영역(70)을 형성하기 위한 불순물 이온 주입 공정 시, 높은 에너지를 갖고 주입되는 불순물 이온들에 의해 반도체 기판 및 필드 산화막(66)의 표면은 심하게 손상되는데, 이러한 손상이 존재하는 상태에서 습식 식각을 행하면 표면 손상이 발생한 부분이 다른 부분보다 더 빨리 식각되는 현상이 발생한다.

본 발명의 일 실시예에서는, 매몰 불순물확산영역(70)을 형성한 후 보호 산화막(72) 형성을 위한 산화 공정시 이러한 표면 손상을 치유함으로써 상기 습식 식각에 의해 반도체 기판 및 필드 산화막의 손실을 최소화할 수 있다.

상기 습식 식각 후, 보호 산화막을 제거하고, 결과물 기판 전면에 완충 산화막(74)을 형성한다. 상기 완충 산화막(74)은 이후에 진행되는 불순물 이온 주입 공정 시 반도체 기판 표면이 손상되는 것을 방지하기 위한 것이다.

도 4i를 참조하면, 통상의 공정으로 n-채널 필드의 전기적 분리특성을 강화하기 위한 n-채널 스톱층(76)과 n-채널 영역의 문턱전압을 조절하기 위한 n-채널 문턱전압 조절용 확산층(78)을 형성한다.

도 4j를 참조하면, 셀 어레이 영역 및 n-채널 영역을 덮는 포토레지스트 패턴(80)을 형성한 후, n 웰 형성을 위한 이온주입을 행하여 n-웰(82)을 형성하고, 이후, p-채널 필드의 전기적 분리특성을 강화하기 위한 p-채널 스톱층(86) 및 p-채널 영역의 문턱전압을 조절하기 위한 p-채널 문턱전압 조절용 확산층(88)을 형성한다.

도 4k를 참조하면, n-채널 및 p-채널 영역을 덮는 포토레지스트 패턴(90)을 형성한 후, 셀 어레이 영역의 셀 문턱전압을 조절하기 위한 셀 어레이 문턱전압 조절용 확산층(92)를 형성한다. 이때, 상기 도 4i, 도 4j 및 도 4k의 공정은 서로 바꾸어 진행할 수도 있음은 물론이다.

도 4l을 참조하면, 희생산화 공정을 진행한 후, 결과물 기판 전면에 게이트 산화막(92)을 형성하고, 상기 게이트 산화막(92) 상에 불순물이 도우프된 다결정실리콘막과 실리사이드층 및 반사방지막(100)을 차례대로 적층한 후 이를 패터닝함으로써 셀 어레이 영역에는 다결정실리콘막(94)과 실리사이드층(98)으로 된 워드 라인을 형성하고, 주변회로 영역에는 다결정실리콘막(96)과 실리사이드층(98)으로 된 게이트 전극을 형성한다. 이어서, 진행되는 통상적인 공정 (주변회로 영역의 소오스 및 드레인 형성공정, 금속 배선 공정 등드)에 대한 설명은 생략한다.

도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 방법으로 매몰형 불순물확산영역을 형성하는 마스크 롬 제조방법을 설명하기 위해 도시한 단면도들로서, 도 5a는 도 4d도와 동일하다.

본 발명의 일 실시예에서는 이온주입 방지 패턴(62b)을 이방성식각하여 매몰 불순물확산영역 형성을 위한 패턴(54)의 측벽에 이온주입 방지 스페이서(62c)를 형성한 후 불순물 주입 공정을 행하나, 본 실시예에서는 이온주입 방지 스페이서(62c)를 형성하지 않은 상태, 즉 이온주입 방지 패턴(62b)이 형성되어 있는 상태에서 불순물 이온 주입을 행한다.

이때, 매몰 불순물확산영역 형성을 위한 불순물 주입 시 주입 에너지는 상기 이온주입 방지 패턴(62b)을 투과하기에 적당한 정도로 함이 바람직하다.

한편, 본 발명에 의한 제조공정에 의하면, 셀 트랜지스터의 펀치 스루우 마아진 확보 뿐만아니라 기존공정에서 문제가 되는 매몰 불순물확산영역 대(對)금속 콘택, 매몰 불순물확산영역 대 셀 코딩 패턴의 미스 얼라인(mis-alignment)도 상당부분 개선할 수 있다.

이에 대해서 상세히 설명하면, 필드 산화막 형성을 위한 패턴과 매몰 불순물확산영역 형성을 위한 패턴을 동일 마스크로 형성함으로써, 이를 분리된 공정으로 진행하던 종래의 방법에서 발생하는 미스 얼라인과 관련한 문제점을 해결할 수 있다.

종래에는 셀 내의 크리티칼 층(critical layer)인 매몰 불순물확산영역을 이온주입 공정으로 형성하는 관계로 후공정의 적층 정확도를 보정할 수 있는 얼라인먼트 키를 형성할 수 없다. 따라서, 차선책으로 액티브 키(필드 산화막 형성 단계(즉, 액티브 단계)에서 형성되는 키를 의미함)를 얼라인먼트 키로 사용한다. 그러나, 상기 액티브 키를 얼라인먼트 키로 사용할 경우, 비록, 액티브 키 대 매몰 불순물확산영역, 액티브 키 대 워드 라인, 액티브 키 대 금속 콘택의 미스 얼라인먼트가 양호하다 할지라도, 셀 내의 크리티칼 층인 매몰 불순물확산영역 대 워드 라인, 매몰 불순물확산영역 대 금속 콘택의 미스 얼라인먼트는 양호하지 않게 되는 경우가 발생한다. 다시 말해서, 액티브 키를 사용할 때, 액티브 키에 대해 매몰 불순물확산영역가 -0.05㎛ 정도로 시스트(shift)되어 미스 얼라인먼트가 발생하고, 액티브 키에 대해 금속 콘택이 +0.05㎛ 정도로 시프트되어 미스 얼라인먼트가 발생하였다고 가정하면, 금속 콘택 대 매몰 불순물확산영역 사이의 미스 얼라인먼트는 0.1㎛ 정도가 되어 공정에서 허용하는 미스 얼라인먼트의 한계치를 넘어선다.

이는 각 스텝의 미스 얼라인먼트가 한계치인 0.05㎛ 이내로 양호함에 불구하고, 매몰 불순물확산영역이 이온주입 단계로 형성됨에 따라 얼라인먼트 키 형성이 불가능하기 때문에 발생한 결과이다.

그러나, 본 발명의 경우, 필드 산화막을 형성하는 액티브 단계와 매몰 불순물확산영역을 형성하는 단계가 동일 마스크로 가능하게 되었으므로, 매몰 불순물확산영역 대 워드 라인, 매몰 불순물확산영역 대 금속 콘택, 매몰 불순물확산영역 대 셀 코드의 미스 얼라인먼트의 정도를 현격하게 개선할 수 있고, 디자인 룰 저하에 따른 미스 얼라인먼트 한계치를 극복할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명에 의한 마스크 롬 제조방법에 의하면, 가능한 최소한의 매몰 불순물확산영역의 피치 내에서 매몰 불순물확산영역 사이의 간격을 매몰 불순물확산영역의 크기보다 더 크게 형성할 수 있으므로 펀치 스루우 마이진 확보가 용이하다. 즉, 매몰 불순물확산영역의 피치를 효과적으로 줄일 수 있다. 또한, 각 구성요소간의 미스 얼라인먼트 정도를 줄일 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

Claims

반도체 기판의 셀 어레이 영역과 주변회로 영역 상에 패드 산화막과 산화방지막을 적층하는 제1 단계;

상기 산화방지막과 패드 산화막을 부분적으로 식각하여 주변회로 영역의 소자분리 영역을 정의하기 위한 패턴과 셀 어레이 영역의 매몰형 불순물확산영역을 정의하는 패턴을 형성하는 제2 단계;

결과물 기판 전면 상에 이온주입 산화방지막을 적층하는 제3 단계;

셀 어레이 영역 상에 적층되어 있는 상기 이온주입 방지막은 남기고, 주변회로 영역 상에 적층되어 있는 상기 이온주입 방지막은 제거하는 제4 단계;

남겨진 상기 이온주입 산화방지막에 의해 노출된 주변회로 영역의 소자분리 영역에 필드 산화막을 형성하는 제5 단계; 및

결과물 기판 전면에 불순물 이온을 주입하여 셀 어레이 영역에 상기 매몰형 불순물확산영역을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제2 단계 시, 상기 패드 산화막은 반도체 기판이 드러나지 않을 정도의 두께를 갖도록 식각되는 것을 특징으로 하는 마스크 롬 제조방법.
제2항에 있어서,

상기 패드 산화막은 50Å ∼ 300Å의 두께가 남도록 식각되는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제2 단계의 식각은 셀 어레이 영역에서의 식각 왜곡도(etch skewness)가 정(positive)이 되는 조건으로 행하는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제5 단계 후, 셀 어레이 영역에 남아있는 상기 이온주입 방지막을 이방성식각함으로써 상기 패턴들의 측벽에 이온주입 방지 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 마스크 롬 제조방법.
제5항에 있어서,

상기 제6 단계 후, 상기 스페이서 형성을 위한 이방성식각 시 드러난 반도체 기판 표면에 보호 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 산화방지막 및 이온주입 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
제5항에 있어서,

상기 산화방지막은 1,000Å ∼ 2,000Å의 두께로 형성하고, 상기 이온주입 방지막은 100Å ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제6 단계 시 주입되는 불순물 이온은 셀 어레이 영역에 남아있는 상기 이온주입 방지막을 뚫을 수 있을 정도의 주입에너지를 갖고 주입되는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제6 단계 후, 남아있는 상기 이온주입 방지막과 산화방지막을 제거하는 단계와, 상기 패드 산화막을 제거하는 단계와, 기판 전면 상에 희생산화막을 형성한 후 이를 제거하는 단계와, 기판 전면 상에 게이트 산화막을 형성하는 단계와, 주변회로 영역과 셀 어레이 영역에 전반에 걸쳐 상기 게이트 산화막 상에 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마스크 롬 제조방법.
반도체 기판의 셀 어레이 영역과 주변회로 영역 상에 패드 산화막과 산화방지막을 적층하는 제1 단계;

상기 산화방지막과 패드 산화막을 부분적으로 식각하여 주변회로 영역의 소자분리 영역을 정의하는 패턴과 셀 어레이 영역의 매몰형 불순물확산영역을 정의하는 패턴을 형성하는 제2 단계;

결과물 기판 전면 상에 이온주입 방지막을 적층하는 제3 단계;

셀 어레이 영역 상에 적층되어 있는 상기 이온주입 방지막은 남기고, 주변회로 영역 상에 적층되어 있는 상기 이온주입 방지막은 제거하는 제4 단계;

남겨진 상기 이온주입 방지막에 의해 노출된 주변회로 영역의 소자분리 영역에 필드 산화막을 형성하는 제5 단계;

남겨진 상기 이온주입 방지막을 이방성식각하여 상기 패턴들의 측벽에 이온주입 방지 스페이서를 형성하는 제6 단계;

결과물 기판 전면에 불순물 이온을 주입하여 상기 셀 어레이 영역에 매몰형 불순물확산영역을 형성하는 제6 단계;

상기 매몰형 불순물확산영역 표면에 보호 산화막을 형성하는 제7 단계;

상기 스페이서 및 산화방지막을 제거하는 제8 단계;

상기 패드 산화막과 보호 산화막을 제거하는 제9 단계;

기판 전면에 희생산화막을 형성한 후 이를 제거하는 제10 단계;

기판 전면에 게이트 산화막을 형성하는 제11 단계; 및

셀 어레이 영역과 주변회로 영역 전반에 걸쳐 게이트 전극들을 형성하는 제12 단계를 포함하는 것을 특징으로 하는 마스크 롬 제조방법.
제11항에 있어서,

상기 제2 단계 시, 상기 패드 산화막은 반도체 기판이 드러나지 않을 정도의 두께를 갖도록 식각되는 것을 특징으로 하는 마스크 롬 제조방법.
제12항에 있어서,

상기 패드 산화막은 50Å ∼ 300Å의 두께가 남도록 식각되는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 제2 단계의 식각은 셀 어레이 영역에서의 식각 왜곡도가 정이 되는 조건으로 행하는 것을 특징으로 하는 마스크 롬 제조방법.
제1항에 있어서,

상기 산화방지막 및 이온주입 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
제15항에 있어서,

상기 산화방지막은 1,000Å ∼ 2,000Å의 두께로 형성하고, 상기 이온주입 방지막은 100Å ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
제11항에 있어서,

상기 제10단계 후, 기판 전면에 완충 산화막을 형성하고, N 필드 분리특성을 강화시키기 위한 이온주입과, P 필드 분리특성을 강화시키기 위한 이온주입과, 셀 어레이 영역 및 주변회로 영역을 구성하는 소자들의 문턱전압을 조절하기 위한 이온주입과, 주변회로 영역의 웰 형성을 위한 이온주입 공정을 행한 후, 상기 완충 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 마스크 롬 제조방법.