KR100456581B1 - 플랫 셀 마스크 롬 장치의 제조 방법 - Google Patents

플랫 셀 마스크 롬 장치의 제조 방법 Download PDF

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Abstract

마스크 롬 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제 1 게이트 절연막 패턴 및 마스크 패턴을 형성한 후, 반도체기판에 불순물 영역을 형성하는 단계를 포함한다. 이후, 마스크 패턴을 제거함으로써 제 1 게이트 절연막 패턴을 노출시키고, 그 결과물 전면에 제 2 게이트 절연막을 형성한다. 이때, 마스크 패턴은 차례로 적층된 반사방지막 패턴 및 포토레지스트 패턴으로 형성하는 것이 바람직한데, 반사방지막 패턴은 포토레지스트 패턴에 대해 낮은 식각 선택성을 갖는 물질막으로 형성하는 것이 바람직하다. 이를 위하여, 반사방지막 패턴은 하이드로카본계 화합물을 포함하는 유기 물질로 형성하는 것이 바람직하다. 또한, 마스크 패턴을 제거하는 단계는 제 1 게이트 절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.

Description

플랫 셀 마스크 롬 장치의 제조 방법{Method Of Fabricating Flat-Cell Mask Read-Only Memory(ROM) Devices}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 플랫 셀 마스크 롬 장치의 제조 방법에 관한 것이다.
마스크 롬(Mask ROM)은 낸드형 롬(NAND-type ROMs)과 노어형 롬(NOR-type ROMs)으로 구분할 수 있다. 상기 낸드형 롬은 동작 속도가 느린 단점을 갖는 반면, 단위 셀 면적이 작아 고집적화에 유리한 장점을 갖는다. 반면, 상기 노어형 롬은 동작 속도가 우수한 장점을 갖지만, 단위 셀 면적이 크기 때문에 고집적화에 불리한 단점을 갖는다. 이에 따라, 노어형 롬이 가진 빠른 동작 속도의 장점을 유지하면서 낸드형 롬이 가진 작은 셀 면적의 장점을 함께 갖는, 플랫 노어형 롬(flat NOR-type ROMs) 구조가 제안되고 있다. 상기 플랫 노어형 롬은 단위 셀 내에 소자분리막 및 콘택을 구비하지 않고, 반도체기판에 형성되는 매몰 불순물 영역을 비트 라인으로 사용하는 것을 특징으로 하는 마스크 롬의 한가지 유형이다.
도 1 내지 도 3은 종래 기술에 따른 플랫 노어형 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 버퍼 산화막(20), 반사방지막(30) 및 포토레지스트막을 차례로 형성한다. 통상적인 사진 공정을 사용하여 상기 포토레지스트막을 패터닝함으로써, 소정영역에서 상기 반사방지막(30)의 상부면을 노출시키는 포토레지스트 패턴(40)을 형성한다. 이때, 상기 반사방지막(30)은 상기 포토레지스트 패턴(40) 형성을 위한 사진 공정의 편의를 위한 물질막으로, 통상적으로 실리콘 산화질화물(SiON)로 형성한다.
이후, 상기 포토레지스트 패턴(40)을 이온 주입 마스크로 사용한 이온 주입 공정을 실시함으로써, 상기 반도체기판(10)에 불순물 영역(50)을 형성한다. 상기 이온 주입 공정은, 상기 반사방지막(30) 및 상기 버퍼 산화막(20)을 관통하여 상기 반도체기판(10)에 아세닉(As) 이온을 주입하는 공정이다. 이때, 상기 아세닉 이온의 운동 에너지에 의해, 상기 반도체기판(10)의 실리콘 원자들이 격자 구조에서 벗어남으로써, 상기 불순물 영역(50)은 격자 결함을 갖는다.
도 2를 참조하면, 상기 불순물 영역(50)을 형성한 후, 상기 포토레지스트 패턴(40)을 제거하여 상기 반사방지막(30)을 노출시킨다. 이후, 인산(H2PO4)을 포함하는 식각액을 사용하여, 상기 노출된 반사방지막(30)을 제거한다.
그런데, 인산을 사용하는 상기 반사방지막(30) 식각 공정은 그 하부의 상기 버퍼 산화막(20)에 식각 손상, 즉, 그 두께 편차를 증가시키는 동시에 물리적/전기적 특성의 열화를 유발한다. 이에 따라, 상기 버퍼 산화막(20)은 트랜지스터의 게이트 절연막으로 사용할 수 없고, 통상적으로 불산을 포함하는 식각액을 통해 제거된다. 그 결과, 도시한 바와 같이, 상기 반도체기판(10)의 상부면 전체가 노출된다.
도 3을 참조하면, 상기 버퍼 산화막(20)이 제거된 반도체기판 전면에, 게이트 절연막(60, 65)을 형성한다. 상기 게이트 절연막(60, 65)은 모오스 트랜지스터의 특성을 결정하는 중요한 물질막으로, 그 우수한 특성 확보를 위해서는 열공정을 통해 형성하는 것이 바람직하다.
상기 열공정은, 통상적으로, 대략 850℃의 온도에서 실시한다. 하지만, 이러한 고온에서 실시되는 상기 열공정은 상기 불순물 영역(50)에 포함된 불순물의 확산을 유발한다. 이에 따라, 상기 불순물 영역(50) 내에 포함된 불순물들이 확산하여, 상기 불순물 영역(50)은 더 넓은 폭 및 더 깊은 깊이를 갖는 매몰 불순물 영역(55)을 형성한다. 상기 매몰 불순물 영역(55)은 플랫 노어형 롬의 소오스/드레인 및 이들 소오스/드레인을 연결하는 배선의 역할을 한다.
한편, 모오스 트랜지스터가 안정된 특성을 갖기 위해서는, 상기 게이트 절연막(60, 65)은 소정의 두께(tox) 이상으로 형성되어야 한다. 그런데, 도 2에서 설명한 것처럼, 상기 반사방지막(30) 제거 공정에서 상기 버퍼 산화막(20)이 제거됨으로써, 상기 반도체기판(10)의 상부면은 완전히 노출된다. 이에 따라, 상기 게이트 절연막(60)을 상기 tox의 두께로 형성하기 위한 열공정의 공정 시간이 증가하여, 상기 불순물 영역(50)에 포함된 불순물(As)의 확산 현상이 심해진다. 또한, 상기 불순물 영역(50)의 상부면이 노출될 경우, 그 안에 포함된 불순물의 수평적 확산은 더 활발하게 이루어진다. 이러한 원인들에 의해, 종래 기술은 상기 매몰 불순물 영역(55)들 사이의 거리(l1)가 가까워지는 쇼트 채널 효과(short channel effect)가 쉽게 발생하는 문제점을 갖는다. 상기 쇼트 채널 효과는 반도체 장치의 고집적화를 방해하는 중요 문제점으로 작용한다.
상기 열공정에서, 격자 결함을 갖는 상기 불순물 영역(50)은 그렇지 않은 영역보다 쉽고 빠른 산화 반응을 일으킨다. 이에 따라, 상기 불순물 영역(50) 상에 형성되는 게이트 절연막(65)은 불순물이 주입되지 않은 영역에서의 게이트 절연막(60)보다 두꺼운 두께를 갖는다.
이에 더하여, 상기 게이트 절연막(60, 65)을 포함하는 반도체기판 상에는, 다결정 실리콘을 포함하는 도전막으로 구성된 게이트 전극(70)이 형성된다. 상기 게이트 전극(70)은 상기 매몰 불순물 영역(55)을 가로지르도록 형성하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 적합하도록, 쇼트 채널 효과를 예방할 수 있는 마스크 롬 장치의 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 8은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치를 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 게이트 절연막 패턴을 형성한 후, 불순물 영역 및 제 2 게이트 절연막을 차례로 형성하는 단계를 포함하는 마스크 롬 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층되어 상기 반도체기판의 소정영역을 노출시키는 제 1 게이트 절연막 패턴 및 마스크 패턴을 형성하고, 상기 노출된 반도체기판에 불순물 영역을 형성한 후, 상기 마스크 패턴을 제거함으로써 상기 제 1 게이트 절연막 패턴을 노출시키는 단계를 포함한다. 이후, 상기 제 1 게이트 절연막 패턴이 노출된 반도체기판 전면에, 제 2 게이트 절연막을 형성한다.
상기 마스크 패턴은 차례로 적층된 반사방지막 패턴 및 포토레지스트 패턴으로 형성하는 것이 바람직하다. 이때, 상기 반사방지막 패턴은 포토레지스트 패턴을 제거하는 공정에서 추가적인 식각 공정없이 제거될 수 있도록, 상기 포토레지스트 패턴에 대해 낮은 식각 선택성을 갖는 물질막으로 형성하는 것이 바람직하다. 이를 위하여, 상기 반사방지막 패턴은 하이드로카본계 화합물을 포함하는 유기 물질로 형성하는 것이 바람직하다.
또한, 상기 마스크 패턴을 제거하는 단계는 상기 제 1 게이트 절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
바람직하게는, 상기 제 1 게이트 절연막 패턴은 10 내지 200Å의 두께로 형성하고, 상기 제 2 게이트 절연막은 10 내지 300Å의 두께로 형성한다. 특히, 상기 제 2 게이트 절연막은 열산화 공정을 사용하여 형성하는 것이 바람직한데, 상기 불순물 영역 상에서는 상기 제 1 게이트 절연막 패턴 상부에서보다 두꺼운 두께를 가질 수도 있다. 상기 불순물 영역은 적어도 1018atoms/㎤의 불순물 농도를 갖도록 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막을 포함하는 반도체기판 전면에, 제 1 게이트 절연막(110), 반사방지막(120) 및 포토레지스트막(도시하지 않음)을 차례로 형성한다. 통상적인 사진 공정을 통해 상기 포토레지스트막을 패터닝함으로써, 소정영역에서 상기 반사방지막(120)을 노출시키는 복수개의 개구부(135)를 갖는 포토레지스트 패턴(130)을 형성한다. 이때, 상기 개구부(135)는, 후속 공정에서, 플랫 셀 롬의 매몰 불순물 영역을 정의하는 역할을 한다. 이에 따라, 상기 개구부(135)들은 서로 평행한 라인 형태인 것이 바람직하다.
상기 제 1 게이트 절연막(110)은 열공정을 통해 형성되는 실리콘 산화막 또는 실리콘 산화질화막인 것이 바람직하다. 상기 제 1 게이트 절연막(110)을 실리콘 산화막으로 형성할 경우, 상기 열공정은 대략 850℃의 온도에서 실시되는 것이 바람직하다. 또한, 상기 제 1 게이트 절연막(110)은 상기 반사방지막(120)을 제거하는 후속 공정에서 리세스되는 두께를 고려하여 형성하되, 바람직하게는 대략 10 내지 200Å의 두께로 형성한다.
상기 반사방지막(120)은 상기 포토레지스트 패턴(130)의 제거 공정에서 추가적인 식각 공정을 실시하지 않고 함께 식각될 수 있는 물질막으로 형성한다. 이에 더하여, 상기 반사방지막(120)은 상기 제 1 게이트 절연막(110)에 대해 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 이를 위해, 상기 반사방지막(120)은 하이드로카본계 화합물을 포함하는 유기 물질인 것이 바람직하다. 종래 기술에서는 상기 반사방지막으로 실리콘 산화질화막을 사용함으로써, 파티클 불량이 발생하는 문제가 있다. 하지만, 유기 물질을 반사방지막으로 사용하는 본 발명에 따를 경우, 종래 기술에 비해 파티클 불량의 문제를 감소시키는 장점을 갖는다.
도 5를 참조하면, 상기 포토레지스트 패턴(130)을 식각 마스크로 사용하여,상기 반사방지막(120) 및 상기 제 1 게이트 절연막(110)을 차례로 패터닝한다. 이에 따라, 상기 개구부(135) 하부에서 상기 반도체기판(100)의 상부면을 노출시키는 반사방지막 패턴(125) 및 제 1 게이트 절연막 패턴(115)이 형성된다. 이후, 상기 포토레지스트 패턴(130) 및 상기 반사방지막 패턴(125)을 마스크 패턴으로 사용한 이온 주입 공정을 실시하여, 상기 노출된 반도체기판(100)에 불순물 영역(140)을 형성한다.
상기 반사방지막 패턴(125) 및 상기 제 1 게이트 절연막 패턴(115) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시한다. 또한, 상기 제 1 게이트 절연막 패턴(115) 형성을 위한 식각 공정은 상기 반도체기판(100)에 선택비를 갖는 식각 레서피를 사용하여 실시한다.
상기 불순물 영역(140) 형성을 위한 이온 주입 공정은 아세닉(As) 이온을 불순물로 사용하는 것이 바람직하다. 또한, 상기 이온 주입 공정은 상기 반도체기판(100)이 노출된 상태에서 실시되므로, 이온 입사각이 7°또는 11°이도록 실시하여 이온 채널링을 최소화하는 것이 바람직하다. 이에 더하여, 상기 불순물 영역(140)은 플랫 셀 마스크 롬의 소오스/드레인 및 이를 연결하는 배선의 역할을 한다. 따라서, 상기 불순물 영역(140)은 낮은 저항값을 갖는 것이 요구되며, 이를 위해, 상기 이온 주입 공정은 적어도 1014atoms/㎠의 도우즈(dose)로 불순물을 주입하는 것이 바람직하다. 종래 기술에서 설명한 것처럼, 상기 이온 주입 공정에 의해 상기 불순물 영역(140)의 실리콘 원자들이 격자 구조에서 벗어남으로써, 상기불순물 영역(140)은 격자 결함을 갖는다.
이처럼 상기 반도체기판(100)이 노출된 상태이기 때문에, 상기 이온 주입 공정은 버퍼막을 갖는 종래 기술에 비해 낮은 에너지로 실시될 수 있다. 이에 따라, 주입되는 불순물이 운동 에너지를 상실하여 정지하기까지 진행하는 경로 길이는 짧아지며, 실리콘 원자와의 충돌에 의한 산란 현상은 최소화된다. 그 결과, 상기 불순물 영역의 수평적 확산에 따른 쇼트 채널 효과는 감소된다.
도 6을 참조하면, 상기 포토레지스트 패턴(130) 및 상기 반사방지막 패턴(125)을 제거하여, 상기 제 1 게이트 절연막 패턴(115)을 노출시킨다.
상기 포토레지스트 패턴(130) 및 상기 반사방지막 패턴(125)을 제거하는 공정은 상기 제 1 게이트 절연막 패턴(115)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 하지만, 상기 반사방지막 패턴(125) 제거를 위한 식각 공정은 통상적으로 상기 제 1 게이트 절연막 패턴(115)에 대해 완전한 식각 선택성을 갖지 못한다. 그 결과, 상기 제 1 게이트 절연막 패턴(115)은 상기 반사방지막 패턴(125) 제거를 위한 식각 공정에서, 일부 리세스될 수 있다. 이에 더하여, 상기 반사방지막 패턴(125) 제거 후, 그 결과물에 대해 세정 공정을 실시하는 것이 바람직한데, 이러한 세정 공정에 의해서도 상기 제 1 게이트 절연막 패턴(115)은 리세스된다. 도 4에서 설명한 것처럼, 상기 제 1 게이트 절연막 패턴(115)은 상기 리세스에 따른 두께 감소를 고려하여, 그 적층 두께를 결정하는 것이 바람직하다.
도 7을 참조하면, 상기 제 1 게이트 절연막 패턴(115)이 노출된 반도체기판전면에, 제 2 게이트 절연막(200, 205)을 형성한다. 상기 제 2 게이트 절연막(200, 205)은 열공정을 통해 형성되는 실리콘 산화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다.
상기 열공정에 의해, 격자 결함을 갖는 상기 불순물 영역(140) 상부의 상기 제 2 게이트 절연막(205)은 상기 제 1 게이트 절연막 패턴(115) 상부의 제 2 게이트 절연막(200)보다 두꺼운 두께를 갖는다.
또한, 상기 제 2 게이트 절연막(200, 205) 형성을 위한 열공정은 상기 불순물 영역(140)의 격자 결함을 치유하는 동시에, 거기에 포함된 불순물들의 확산을 유발한다. 이에 따라, 상기 불순물 영역(140)은 더 넓은 폭과 더 깊은 깊이를 갖되, 상기 제 1 게이트 절연막 패턴(115) 및 상기 제 2 게이트 절연막(200, 205)에 의해 덮힌 매몰 불순물 영역(145)을 형성한다. 앞서 설명한 바와 같이, 상기 매몰 불순물 영역(145)은 플랫 셀 마스크 롬의 소오스/드레인 및 이들을 연결하는 배선의 역할을 한다.
한편, 본 발명에 따르면, 상기 매몰 불순물 영역(145) 형성을 위한 열공정은 상기 제 1 게이트 절연막 패턴(115)이 상기 반도체기판(100)을 덮은 상태에서 실시된다. 이에 따라, 상기 반도체기판(100)이 노출된 경우에 실시되는 열공정에 의해, 상기 불순물 영역(140)에 포함된 불순물의 과도한 수평적 확산을 방지할 수 있다.
또한, 종래 기술에서는 노출된 반도체기판 상에 처음부터 새롭게 게이트 절연막을 형성하기때문에, 불순물의 확산을 유발하는 상기 열공정의 공정 시간이 증가하는 문제를 갖는다. 하지만, 본 발명에 따를 경우, 모오스 트랜지스터의 게이트절연막이 형성되는 영역에는 이미 상기 제 1 게이트 절연막 패턴(115)이 형성된 상태이다. 이에 따라, 상기 열공정의 공정 시간을 줄일 수 있으며, 그 결과 종래 기술에서와 같은 불순물의 과도한 확산 및 쇼트 채널 현상은 최소화된다. 즉, 상기 매몰 불순물 영역(145)들 사이의 거리(채널 길이, l2)는 종래 기술에서의 채널 길이(l1)보다 길게 형성된다.
상기 제 2 게이트 절연막(200, 205)이 형성된 반도체기판 전면에, 게이트 도전막(도시하지 않음)을 적층한다. 상기 게이트 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 이루어진 다층막인 것이 바람직하다. 이후, 상기 게이트 도전막을 패터닝하여, 상기 제 2 게이트 절연막(200, 205)의 상부면을 노출시키는 게이트 전극(150)을 형성한다. 이때, 상기 게이트 전극(150)은 상기 매몰 불순물 영역(145)을 가로지르도록 패터닝되는 것이 바람직하다. 이후, 통상적인 방법을 사용하여, 상기 게이트 전극(150)을 포함하는 반도체기판 상에, 층간절연막(도시하지 않음) 및 금속 배선(도시하지 않음)을 더 형성한다.
도 8은 도 4 내지 도 7에서 설명한 방법에 의해 제조된 플랫 셀 롬 반도체 장치를 나타내는 사시도이다.
도 8을 참조하면, 반도체기판(100)의 소정영역에 복수의 매몰 불순물 영역(145)들이 배치된다. 상기 매몰 불순물 영역(145)들은 서로 평행하게 배치되는 것이 바람직하다. 또한, 상기 매몰 불순물 영역(145)들은 적어도 1018atoms/㎤의 불순물 농도를 갖는 것이 바람직하고, 불순물의 종류는 아세닉(As) 원자인 것이 바람직하다. 이에 따라, 상기 매몰 불순물 영역(145)은 낮은 저항을 갖게 되어, 플랫 셀 롬의 소오스/드레인 및 이들을 연결하는 배선의 역할을 한다.
상기 매몰 불순물 영역(145)을 포함하는 반도체기판 상에는, 상기 매몰 불순물 영역(145)을 가로지르는 복수개의 게이트 전극(150)들이 배치된다. 이때, 상기 게이트 전극(150)들은 서로 평행하게 배치되는 것이 바람직하다. 또한, 상기 게이트 전극(150)들은 각각 다결정 실리콘 및 실리사이드가 차례로 적층된 다층막인 것이 바람직하다. 이에 더하여, 상기 게이트 전극(150) 상에는 반사방지막(도시하지 않음)이 더 배치될 수도 있다.
상기 반도체기판(100) 및 상기 반사방지막 패턴(125) 사이에는 게이트 절연막이 배치된다. 이때, 상기 게이트 절연막은 제 1 게이트 절연막 패턴(115) 및 제 2 게이트 절연막(200, 205)으로 구성된다. 상기 제 1 게이트 절연막 패턴(115)은 상기 매몰 불순물 영역(145) 사이의 상기 반도체기판(100)을 덮고, 상기 제 2 게이트 절연막(200, 205)은 상기 제 1 게이트 절연막 패턴(115) 및 상기 매몰 불순물 영역(145)을 덮는다. 상기 매몰 불순물 영역(145)을 덮는 상기 제 2 게이트 절연막(205)은 상기 제 1 게이트 절연막 패턴(115)을 덮는 상기 제 2 게이트 절연막(200)에 비해 두꺼운 두께를 갖는다. 상기 제 1 게이트 절연막 패턴(115) 및 상기 제 2 게이트 절연막(200)은 실리콘 산화막인 것이 바람직한데, 실리콘 산화질화막일 수도 있다.
본 발명에 따르면, 제 1 게이트 절연막 패턴을 미리 형성한 후, 불순물 영역및 제 2 게이트 절연막을 차례로 형성한다. 이에 따라, 제 2 게이트 절연막 형성을 위한 열공정의 공정 시간을 단축할 수 있어, 불순물 영역의 확장을 최소화할 수 있다. 또한, 제 2 게이트 절연막 형성을 위한 열공정 도중, 불순물 영역에 포함된 불순물이 노출된 반도체기판을 따라 과도하게 확산되는 종래 기술의 문제점은 반도체기판을 덮는 제 1 게이트 절연막 패턴에 의해 최소화된다. 그 결과, 쇼트 채널 효과를 최소화하여, 고집적화된 플랫 셀 마스크 롬을 제조할 수 있다.

Claims (19)

  1. 반도체기판 상에 차례로 적층되어, 상기 반도체기판의 소정영역을 노출시키는 제 1 게이트 절연막 패턴 및 마스크 패턴을 형성하는 단계;
    상기 노출된 반도체기판에 불순물 영역을 형성하는 단계;
    상기 마스크 패턴을 제거함으로써, 상기 제 1 게이트 절연막 패턴을 노출시키는 단계; 및
    상기 제 1 게이트 절연막 패턴이 노출된 반도체기판 전면에, 제 2 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 절연막 패턴은 10 내지 200Å의 두께로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 마스크 패턴을 제거하는 단계는 상기 제 1 게이트 절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 마스크 패턴은 차례로 적층된 반사방지막 패턴 및 포토레지스트 패턴으로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반사방지막 패턴은 하이드로카본계 화합물을 포함하는 유기 물질로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 게이트 절연막은 열산화 공정을 사용하여 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 게이트 절연막은 10 내지 300Å의 두께로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  8. 반도체기판 상에 제 1 게이트 절연막, 반사방지막 및 포토레지스트 패턴을 차례로 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사방지막 및 상기 제 1 게이트 절연막을 차례로 식각함으로써, 상기 반도체기판의 소정영역을 노출시키는 제 1 게이트 절연막 패턴 및 반사방지막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 상기 노출된 반도체기판에 불순물 영역을 형성하는 단계;
    상기 불순물 영역을 형성한 후, 상기 포토레지스트 패턴 및 상기 반사방지막 패턴을 제거하여 상기 제 1 게이트 절연막 패턴을 노출시키는 단계; 및
    상기 노출된 제 1 게이트 절연막 패턴을 포함하는 반도체기판의 전면에, 제 2 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 게이트 절연막은 상기 반도체기판을 열산화시키는 방법으로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 게이트 절연막은 10 내지 200Å의 두께로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 반사방지막은 상기 포토레지스트 패턴을 제거하는 식각 공정에 대해, 낮은 식각 선택성을 갖는 물질막으로 형성하는 것을 특징으로 하는 플랫 셀 마스크롬 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 반사방지막은 하이드로카본계 화합물을 포함하는 유기 물질로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제 1 게이트 절연막 패턴을 형성하는 단계는 상기 반도체기판에 대해 선택비를 갖는 식각 레서피를 사용하여 식각하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 불순물 영역은 적어도 1018atoms/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  15. 제 8 항에 있어서,
    상기 포토레지스트 패턴 및 상기 반사방지막 패턴을 제거하는 단계는 상기 반사방지막 패턴과 상기 포토레지스트 패턴을 동시에 제거하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  16. 제 8 항에 있어서,
    상기 포토레지스트 패턴 및 상기 반사방지막 패턴을 제거하는 단계는 상기 제 1 게이트 절연막 패턴에 대해 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  17. 제 8 항에 있어서,
    상기 제 2 게이트 절연막을 형성하는 단계는 상기 제 1 게이트 절연막 패턴이 노출된 반도체기판을 열산화시키는 방법으로 실시하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  18. 제 8 항에 있어서,
    상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막 패턴의 상부보다 상기 불순물 영역 상에서 더 두껍게 형성되는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
  19. 제 8 항에 있어서,
    상기 제 2 게이트 절연막은 10 내지 300Å의 두께로 형성하는 것을 특징으로 하는 플랫 셀 마스크 롬 장치의 제조 방법.
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