JP2000004009A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 同一チップ上に相違する厚さのゲート酸化膜
を形成する半導体装置の製造方法を提供する。 【解決手段】 半導体基板上に活性領域と非活性領域を
定義して素子隔離膜を形成し、ノーマル電圧領域の活性
領域が高電圧領域の活性領域より相対的に広い面積を有
するように形成する段階と、活性領域上にゲート酸化膜
を間においてゲート電極を形成する段階と、ゲート電極
の両側壁及びゲート電極両側の半導体基板上に乾式酸化
方法で第１酸化膜を形成する段階と、ゲート電極両側の
半導体基板上に形成された第１酸化膜がゲート酸化膜よ
り相対的に薄厚を有するように第１酸化膜の一部をエッ
チングする段階と、ゲート電極の両側壁に絶縁膜スペー
サを形成する段階と、湿式酸化法で第２酸化膜を形成す
る段階とを含むことを特徴とする。
を形成する半導体装置の製造方法を提供する。 【解決手段】 半導体基板上に活性領域と非活性領域を
定義して素子隔離膜を形成し、ノーマル電圧領域の活性
領域が高電圧領域の活性領域より相対的に広い面積を有
するように形成する段階と、活性領域上にゲート酸化膜
を間においてゲート電極を形成する段階と、ゲート電極
の両側壁及びゲート電極両側の半導体基板上に乾式酸化
方法で第１酸化膜を形成する段階と、ゲート電極両側の
半導体基板上に形成された第１酸化膜がゲート酸化膜よ
り相対的に薄厚を有するように第１酸化膜の一部をエッ
チングする段階と、ゲート電極の両側壁に絶縁膜スペー
サを形成する段階と、湿式酸化法で第２酸化膜を形成す
る段階とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、同一チップ
（chip）上にで相異なる厚さのゲート酸化膜を有する半
導体装置の製造方法に関するものである。
方法に関するものであり、より詳しくは、同一チップ
（chip）上にで相異なる厚さのゲート酸化膜を有する半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されることによっ
て、チップの密度（chip density）が増加され、トラン
ジスタの大きさが減少（scale down）されてきた。トラ
ンジスタのゲート酸化膜（gate oxide）の厚さも減少さ
れてきた。
て、チップの密度（chip density）が増加され、トラン
ジスタの大きさが減少（scale down）されてきた。トラ
ンジスタのゲート酸化膜（gate oxide）の厚さも減少さ
れてきた。
【０００３】図１は、ノーマル電圧（normal voltage）
素子及び高電圧（high voltage）素子の各々のゲート酸
化膜の厚さの変化による電界を示すグラフである。図１
を参照すると、ゲート酸化膜の厚さが減少するとゲート
酸化膜のブレークダウン（break down）の発生可能性が
増える。これを抑制するため、チップの動作電圧である
供給電圧（supply voltage）ＶDDを減少させる必要があ
る。一方、供給電圧を減少させるとパワー（power）及
びスピード（speed）の低下（degradation）が発生され
るので、これを抑制するためゲート酸化膜の厚さをさら
に減少させる必要がある。
素子及び高電圧（high voltage）素子の各々のゲート酸
化膜の厚さの変化による電界を示すグラフである。図１
を参照すると、ゲート酸化膜の厚さが減少するとゲート
酸化膜のブレークダウン（break down）の発生可能性が
増える。これを抑制するため、チップの動作電圧である
供給電圧（supply voltage）ＶDDを減少させる必要があ
る。一方、供給電圧を減少させるとパワー（power）及
びスピード（speed）の低下（degradation）が発生され
るので、これを抑制するためゲート酸化膜の厚さをさら
に減少させる必要がある。
【０００４】一定の供給電圧ＶDDに対してゲート酸化膜
厚さを減少させるとトランジスタの性能を改善でき、一
定のゲート酸化膜厚さに対して供給電圧ＶDDを減少させ
るとパワー消耗を減らすことができる。それゆえ、ゲー
ト酸化膜のブレークダウンが発生されない範囲内で一定
の電界を保持してゲート酸化膜厚さをスケールダウン
（scale down）させなければならないが、これを一定の
電界スケーリング法則（constant electric field scal
ing law）という。
厚さを減少させるとトランジスタの性能を改善でき、一
定のゲート酸化膜厚さに対して供給電圧ＶDDを減少させ
るとパワー消耗を減らすことができる。それゆえ、ゲー
ト酸化膜のブレークダウンが発生されない範囲内で一定
の電界を保持してゲート酸化膜厚さをスケールダウン
（scale down）させなければならないが、これを一定の
電界スケーリング法則（constant electric field scal
ing law）という。
【０００５】しかし、ＤＲＡＭまたはＭＤＬ等は、チッ
プ内でセルアレー（cell array）が占める比重がだんだ
ん増えている。結局、同一チップ内に形成される全ての
ゲート酸化膜の厚さを同一に形成すると、素子内で最も
大きい比重を占めているセルアレー領域のゲート酸化膜
のブレークダウンが最も先に発生される可能性が高くな
る。
プ内でセルアレー（cell array）が占める比重がだんだ
ん増えている。結局、同一チップ内に形成される全ての
ゲート酸化膜の厚さを同一に形成すると、素子内で最も
大きい比重を占めているセルアレー領域のゲート酸化膜
のブレークダウンが最も先に発生される可能性が高くな
る。
【０００６】また、セルアレー内部では供給電圧ＶDDよ
り高い電圧ＶHDDが印加されることが一般的である。し
たがって、ゲート酸化膜に付加される電界が増えるだけ
ではなく、ゲート酸化膜のブレークダウンが発生される
確率がもっと高くなる。
り高い電圧ＶHDDが印加されることが一般的である。し
たがって、ゲート酸化膜に付加される電界が増えるだけ
ではなく、ゲート酸化膜のブレークダウンが発生される
確率がもっと高くなる。
【０００７】セルアレー領域のトランジスタの場合、素
子が高集積化されることによって集積度が１世代当り４
倍ずつ増えるため、トランジスタのサブスレショルド漏
洩（sub−threshold leakage）及びゲート長さの変化に
よるスレショルド電圧の変化などが要求される。すなわ
ち、ゲート長さが短くなることによって発生されるショ
ットチャンネル効果（short channel effect）に対する
マージンが要求される。また、周辺回路領域のトランジ
スタの場合、ショットチャンネル効果のマージンだけで
はなく、素子の特性、特に、ドレーン飽和電流（drain
saturation current）ＩDSATの増加が要求される。
子が高集積化されることによって集積度が１世代当り４
倍ずつ増えるため、トランジスタのサブスレショルド漏
洩（sub−threshold leakage）及びゲート長さの変化に
よるスレショルド電圧の変化などが要求される。すなわ
ち、ゲート長さが短くなることによって発生されるショ
ットチャンネル効果（short channel effect）に対する
マージンが要求される。また、周辺回路領域のトランジ
スタの場合、ショットチャンネル効果のマージンだけで
はなく、素子の特性、特に、ドレーン飽和電流（drain
saturation current）ＩDSATの増加が要求される。
【０００８】上述のような問題を解決するための方法と
して、従来には第一、サブミクロン（sub−micron）ト
ランジスタにおいて、ショットチャンネル効果を考慮し
て、トランジスタのスレショルド電圧を調節するため
に、トランジスタのチャンネル領域のドーピング濃度を
増やす方法がある。しかし、チャンネル領域のドーピン
グ濃度が増えるほどトランジスタのブレークダウン電圧
マージンが減少するようになって、ゲート長さに対する
スレショルド電圧変化も増えるようになる。すなわち、
ゲート長さマージン（gate length margin）が減る。
して、従来には第一、サブミクロン（sub−micron）ト
ランジスタにおいて、ショットチャンネル効果を考慮し
て、トランジスタのスレショルド電圧を調節するため
に、トランジスタのチャンネル領域のドーピング濃度を
増やす方法がある。しかし、チャンネル領域のドーピン
グ濃度が増えるほどトランジスタのブレークダウン電圧
マージンが減少するようになって、ゲート長さに対する
スレショルド電圧変化も増えるようになる。すなわち、
ゲート長さマージン（gate length margin）が減る。
【０００９】第二、セルアレー領域のトランジスタと周
辺回路領域のトランジスタを分離して製造する方法があ
る。すなわち、セルアレー領域のゲート酸化膜の厚さと
周辺回路領域のゲート酸化膜の厚さを相異なるように形
成する。主動作特性がオン／オフであるセルアレー領域
のゲート酸化膜が比較的厚く形成されることによって、
ゲート酸化膜特性が保持され、実際素子特性を左右する
周辺回路領域のゲート酸化膜が比較的薄く形成されるこ
とによってドレーン飽和電流ＩDSATが向上される。しか
し、この方法は工程が極めて複雑で実用的な価値がな
い。
辺回路領域のトランジスタを分離して製造する方法があ
る。すなわち、セルアレー領域のゲート酸化膜の厚さと
周辺回路領域のゲート酸化膜の厚さを相異なるように形
成する。主動作特性がオン／オフであるセルアレー領域
のゲート酸化膜が比較的厚く形成されることによって、
ゲート酸化膜特性が保持され、実際素子特性を左右する
周辺回路領域のゲート酸化膜が比較的薄く形成されるこ
とによってドレーン飽和電流ＩDSATが向上される。しか
し、この方法は工程が極めて複雑で実用的な価値がな
い。
【００１０】
【発明が解決しようとする課題】本発明は、上述の諸般
問題を解決するために提案されたものとして、高電圧領
域に対して選択的に厚いゲート酸化膜を形成することに
よって、高電圧領域のゲート酸化膜のブレークダウンが
防止できる半導体装置の製造方法を提供することにその
目的がある。本発明の他の目的は、ゲート電極形成後ゲ
ート酸化膜の厚さを変化させることができる半導体装置
の製造方法を提供することにある。
問題を解決するために提案されたものとして、高電圧領
域に対して選択的に厚いゲート酸化膜を形成することに
よって、高電圧領域のゲート酸化膜のブレークダウンが
防止できる半導体装置の製造方法を提供することにその
目的がある。本発明の他の目的は、ゲート電極形成後ゲ
ート酸化膜の厚さを変化させることができる半導体装置
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置の製造方法は、ノーマ
ル電圧領域及び高電圧領域が定義された半導体基板上に
活性領域と非活性領域を定義して素子隔離膜を形成し、
ノーマル電圧領域の活性領域が高電圧領域の活性領域よ
り相対的に広い面積を有するように形成する段階と、活
性領域上にゲート酸化膜を間に置いてゲート電極を形成
する段階と、ゲート電極の両側壁及びゲート電極両側の
半導体基板上に乾式酸化方法で第１酸化膜を形成する段
階と、ゲート電極両側の半導体基板上に形成された酸化
膜がゲート酸化膜より相対的に薄厚を有するように第１
酸化膜の一部をエッチングする段階と、ゲート電極の両
側壁に絶縁膜スペーサを形成する段階と、半導体基板全
面に湿式酸化方法で第２酸化膜を形成する段階とを含
み、湿式酸化工程で、高電圧領域のゲート酸化膜がノー
マル電圧領域のゲート酸化膜に比べて相対的に厚く成長
される。
めの本発明によると、半導体装置の製造方法は、ノーマ
ル電圧領域及び高電圧領域が定義された半導体基板上に
活性領域と非活性領域を定義して素子隔離膜を形成し、
ノーマル電圧領域の活性領域が高電圧領域の活性領域よ
り相対的に広い面積を有するように形成する段階と、活
性領域上にゲート酸化膜を間に置いてゲート電極を形成
する段階と、ゲート電極の両側壁及びゲート電極両側の
半導体基板上に乾式酸化方法で第１酸化膜を形成する段
階と、ゲート電極両側の半導体基板上に形成された酸化
膜がゲート酸化膜より相対的に薄厚を有するように第１
酸化膜の一部をエッチングする段階と、ゲート電極の両
側壁に絶縁膜スペーサを形成する段階と、半導体基板全
面に湿式酸化方法で第２酸化膜を形成する段階とを含
み、湿式酸化工程で、高電圧領域のゲート酸化膜がノー
マル電圧領域のゲート酸化膜に比べて相対的に厚く成長
される。
【００１２】図３、図４、図２０、そして図２２を参照
すると、本発明の実施の形態による新規な半導体装置の
製造方法は、ノーマル電圧領域の活性領域が高電圧領域
の活性領域より相対的に広い面積を有するように形成さ
れる。ゲート電極の両側壁及びゲート電極両側の半導体
基板上に乾式酸化膜が形成された後、その一部がエッチ
ングされる。半導体基板全面に湿式酸化方法で酸化膜が
形成される。このような半導体装置の製造方法によっ
て、ゲート電極形成後ゲート酸化膜の厚さを変化させる
ことができ、高電圧領域のゲート酸化膜をノーマル電圧
領域のゲート酸化膜より厚く形成することができる。そ
の結果、素子の動作時高電圧領域のゲート酸化膜のブレ
ークダウンが防止でき、したがって、素子の特性及びそ
の信頼度を向上させることができる。また、半導体基板
上部の損傷及びゲート酸化膜の損傷を治癒（curing）で
き、後続酸化膜形成による体積膨脹によるストレスなど
を緩和させることができる。
すると、本発明の実施の形態による新規な半導体装置の
製造方法は、ノーマル電圧領域の活性領域が高電圧領域
の活性領域より相対的に広い面積を有するように形成さ
れる。ゲート電極の両側壁及びゲート電極両側の半導体
基板上に乾式酸化膜が形成された後、その一部がエッチ
ングされる。半導体基板全面に湿式酸化方法で酸化膜が
形成される。このような半導体装置の製造方法によっ
て、ゲート電極形成後ゲート酸化膜の厚さを変化させる
ことができ、高電圧領域のゲート酸化膜をノーマル電圧
領域のゲート酸化膜より厚く形成することができる。そ
の結果、素子の動作時高電圧領域のゲート酸化膜のブレ
ークダウンが防止でき、したがって、素子の特性及びそ
の信頼度を向上させることができる。また、半導体基板
上部の損傷及びゲート酸化膜の損傷を治癒（curing）で
き、後続酸化膜形成による体積膨脹によるストレスなど
を緩和させることができる。
【００１３】
【発明の実施の形態】以下、図２ないし図２６を参照し
て本発明の実施の形態を詳しく説明する。図２は、ＤＲ
ＡＭセルの効率（cell efficiency）を示すグラフであ
る。図２を参照すると、最近ＤＲＡＭにおいて、素子が
高集積化されることによってセル効率が増えている。そ
の傾向は各素子のバージョン（version）によって異な
る。このようなセル効率の増加は、周辺回路領域の場
合、同一の回路が用いられる反面、セルアレー領域の場
合、その回路の密度が増えるためである。これによっ
て、セルアレーの重要度がさらに増えている。
て本発明の実施の形態を詳しく説明する。図２は、ＤＲ
ＡＭセルの効率（cell efficiency）を示すグラフであ
る。図２を参照すると、最近ＤＲＡＭにおいて、素子が
高集積化されることによってセル効率が増えている。そ
の傾向は各素子のバージョン（version）によって異な
る。このようなセル効率の増加は、周辺回路領域の場
合、同一の回路が用いられる反面、セルアレー領域の場
合、その回路の密度が増えるためである。これによっ
て、セルアレーの重要度がさらに増えている。
【００１４】この際、セル効率が増えることによってセ
ルアレー領域内のゲート酸化膜の失敗（ｆａｉｌ）発生
確率がもっと増えるので、セルトランジスタのスレショ
ルド電圧を高く保持しなければならない必要があるよう
になる。したがって、セルアレー領域のゲート酸化膜が
周辺回路領域のゲート酸化膜よりさらに厚く形成される
ようにしなければならない。
ルアレー領域内のゲート酸化膜の失敗（ｆａｉｌ）発生
確率がもっと増えるので、セルトランジスタのスレショ
ルド電圧を高く保持しなければならない必要があるよう
になる。したがって、セルアレー領域のゲート酸化膜が
周辺回路領域のゲート酸化膜よりさらに厚く形成される
ようにしなければならない。
【００１５】本発明では同一チップ上に３０％以上のス
レショルド電圧差を有するノーマル電圧素子及び高電圧
素子が形成されるようにする。このため、高電圧素子の
有効ゲート酸化膜の厚さはノーマル電圧素子の有効ゲー
ト酸化膜よりさらに厚く形成されるようにする。特に、
有効ゲート酸化膜の厚さがゲートパターンが完了した後
変更されるようにすることが本発明の核心技術である。
レショルド電圧差を有するノーマル電圧素子及び高電圧
素子が形成されるようにする。このため、高電圧素子の
有効ゲート酸化膜の厚さはノーマル電圧素子の有効ゲー
ト酸化膜よりさらに厚く形成されるようにする。特に、
有効ゲート酸化膜の厚さがゲートパターンが完了した後
変更されるようにすることが本発明の核心技術である。
【００１６】図３及び図４は、各々本発明の実施の形態
によるセルアレー領域及び周辺回路領域のトランジスタ
の構成を示す平面図である。図３を参照すると、セルア
レー領域のトランジスタは、約０．２μm以下の幅Ｗ１
を有する複数の活性領域４−７と、この活性領域４−７
を横切る複数のゲートパターン１２−１５を含む。参照
番号２は、素子隔離膜として非活性領域を示す。
によるセルアレー領域及び周辺回路領域のトランジスタ
の構成を示す平面図である。図３を参照すると、セルア
レー領域のトランジスタは、約０．２μm以下の幅Ｗ１
を有する複数の活性領域４−７と、この活性領域４−７
を横切る複数のゲートパターン１２−１５を含む。参照
番号２は、素子隔離膜として非活性領域を示す。
【００１７】図４において、周辺回路領域のトランジス
タは、セルアレー領域の活性領域４−７と同一の長さに
対し、相対的に広い幅Ｗ２を有する活性領域８と、この
活性領域８を横切るゲートパターン１６とを含む。周辺
回路領域の活性領域８の幅Ｗ２は周辺回路の９０％以上
がセルアレー領域の活性領域の幅Ｗ１に比べて少なくと
も２倍以上、すなわち、０.４μm以上であり、大部分が
１.０μm以上である。周辺回路領域のゲートパターン１
６は、例えば、その長さがセルトランジスタのゲートパ
ターン１２−１５より少なくとも１．５倍以上長く形成
されたものを含んで約０．２μm−３．０μmの範囲を有
し、約０．２μm−１.０μmを有するものが主になるよ
うに形成されている。
タは、セルアレー領域の活性領域４−７と同一の長さに
対し、相対的に広い幅Ｗ２を有する活性領域８と、この
活性領域８を横切るゲートパターン１６とを含む。周辺
回路領域の活性領域８の幅Ｗ２は周辺回路の９０％以上
がセルアレー領域の活性領域の幅Ｗ１に比べて少なくと
も２倍以上、すなわち、０.４μm以上であり、大部分が
１.０μm以上である。周辺回路領域のゲートパターン１
６は、例えば、その長さがセルトランジスタのゲートパ
ターン１２−１５より少なくとも１．５倍以上長く形成
されたものを含んで約０．２μm−３．０μmの範囲を有
し、約０．２μm−１.０μmを有するものが主になるよ
うに形成されている。
【００１８】図５ないし図２５は、図３及び図４の切断
面Ａ−Ａ’ないしＣ−Ｃ’による半導体装置の製造方法
を工程順に示す断面図である。図５ないし図７を参照す
ると、ノーマル電圧領域及び高電圧領域が定義された半
導体基板１が準備される。半導体基板１上に活性領域
４、７、８と非活性領域を定義して素子隔離膜２が形成
される。素子隔離膜２は、例えば、浅いトレンチ隔離
（shallow trench isolation）方法で形成される。
面Ａ−Ａ’ないしＣ−Ｃ’による半導体装置の製造方法
を工程順に示す断面図である。図５ないし図７を参照す
ると、ノーマル電圧領域及び高電圧領域が定義された半
導体基板１が準備される。半導体基板１上に活性領域
４、７、８と非活性領域を定義して素子隔離膜２が形成
される。素子隔離膜２は、例えば、浅いトレンチ隔離
（shallow trench isolation）方法で形成される。
【００１９】ここで、ノーマル電圧領域は周辺回路領域
であり、高電圧領域はセルアレー領域である。図３及び
図４に示されたように、周辺回路領域の活性領域８の幅
Ｗ２が、同一の長さに対してセルアレー領域の活性領域
４、７の幅Ｗ１より相対的に大きく、例えば、セルアレ
ー領域の活性領域４、７の幅Ｗ１より、周辺回路の９０
％以上が少なくとも２倍以上大きく形成される。すなわ
ち、周辺回路領域の活性領域８はセルアレー領域の活性
領域４、７より相対的に広い面積を有するように形成さ
れる。
であり、高電圧領域はセルアレー領域である。図３及び
図４に示されたように、周辺回路領域の活性領域８の幅
Ｗ２が、同一の長さに対してセルアレー領域の活性領域
４、７の幅Ｗ１より相対的に大きく、例えば、セルアレ
ー領域の活性領域４、７の幅Ｗ１より、周辺回路の９０
％以上が少なくとも２倍以上大きく形成される。すなわ
ち、周辺回路領域の活性領域８はセルアレー領域の活性
領域４、７より相対的に広い面積を有するように形成さ
れる。
【００２０】セルアレー領域の活性領域４、７は、例え
ば、約０．１μm−０．３μm（例えば、０．２μm）以
下の幅Ｗ１を有するように形成され、周辺回路領域の活
性領域８は０.４μm以上の幅Ｗ２を有するように形成さ
れる。
ば、約０．１μm−０．３μm（例えば、０．２μm）以
下の幅Ｗ１を有するように形成され、周辺回路領域の活
性領域８は０.４μm以上の幅Ｗ２を有するように形成さ
れる。
【００２１】図８ないし図１０において、ウェル（wel
l）イオン注入、フィールド（field）イオン注入、そし
てチャンネル（channel）イオン注入などが遂行された
後半導体基板１全面にゲート酸化膜１０が形成される。
この際、活性領域４、７、８の面積がセルアレー領域と
周辺回路領域のゲート酸化膜１０の厚さに与える影響は
なくなる。すなわち、セルアレー領域及び周辺回路領域
すべてにある程度均一な厚さのゲート酸化膜１０が形成
される。ゲート酸化膜１０は約１００Å以下の厚さを有
するように形成される。
l）イオン注入、フィールド（field）イオン注入、そし
てチャンネル（channel）イオン注入などが遂行された
後半導体基板１全面にゲート酸化膜１０が形成される。
この際、活性領域４、７、８の面積がセルアレー領域と
周辺回路領域のゲート酸化膜１０の厚さに与える影響は
なくなる。すなわち、セルアレー領域及び周辺回路領域
すべてにある程度均一な厚さのゲート酸化膜１０が形成
される。ゲート酸化膜１０は約１００Å以下の厚さを有
するように形成される。
【００２２】ゲート酸化膜１０上にゲート電極１３、１
６が形成される。ゲート電極１３、１６は各々、例え
ば、ゲート酸化膜１０上にドーピングされたポリシリコ
ン膜１３a、１６a、シリサイド膜（ＷＳｉx、ＴｉＳ
ｉx、そしてＭｏＳｉx等）（図面に図示せず）、そして
マスク層（Ｓｉ3Ｎ4、ＨＴＯ、ＰＥＯＸＩＤＥ、そして
ＡＲＣ等）１３ｂ、１６ｂが順に積層された多層膜で形
成される。すなわち、ゲート酸化膜１０上にドーピング
されたポリシリコン膜１３a、１６a、シリサイド膜、そ
してマスク層１３ｂ、１６ｂが順に蒸着された後、パタ
ーニング（patterning）される。マスク層１３ｂ、１６
ｂはゲート電極１３、１６形成のための異方性エッチン
グ（anisotropic etch）工程時エッチングマスクとして
用いられ、後続イオン注入マスクとしても用いられる。
６が形成される。ゲート電極１３、１６は各々、例え
ば、ゲート酸化膜１０上にドーピングされたポリシリコ
ン膜１３a、１６a、シリサイド膜（ＷＳｉx、ＴｉＳ
ｉx、そしてＭｏＳｉx等）（図面に図示せず）、そして
マスク層（Ｓｉ3Ｎ4、ＨＴＯ、ＰＥＯＸＩＤＥ、そして
ＡＲＣ等）１３ｂ、１６ｂが順に積層された多層膜で形
成される。すなわち、ゲート酸化膜１０上にドーピング
されたポリシリコン膜１３a、１６a、シリサイド膜、そ
してマスク層１３ｂ、１６ｂが順に蒸着された後、パタ
ーニング（patterning）される。マスク層１３ｂ、１６
ｂはゲート電極１３、１６形成のための異方性エッチン
グ（anisotropic etch）工程時エッチングマスクとして
用いられ、後続イオン注入マスクとしても用いられる。
【００２３】セルアレー領域のゲート電極１３は、０．
２μm以下の長さを有するように形成される。反面、周
辺回路領域のゲート電極１６のパターンは、セルアレー
領域のゲート電極１３のパターンより大きく、その長さ
がセルアレー領域より１．５倍以上に大きいものを含ん
で０．２μm−３．０μm範囲を有するように形成され
る。望ましくは、０．２μm−１.０μm範囲内の大きさ
が主になるように形成される。
２μm以下の長さを有するように形成される。反面、周
辺回路領域のゲート電極１６のパターンは、セルアレー
領域のゲート電極１３のパターンより大きく、その長さ
がセルアレー領域より１．５倍以上に大きいものを含ん
で０．２μm−３．０μm範囲を有するように形成され
る。望ましくは、０．２μm−１.０μm範囲内の大きさ
が主になるように形成される。
【００２４】図１１ないし図１３を参照すると、ゲート
電極１３、１６形成のための乾式エッチングを進める間
に半導体基板１に損傷が加わるようになる。また、ゲー
ト電極１３、１６の両側下部のゲート酸化膜１０の侵食
（enchroachment）が発生される。このような半導体基
板１及びゲート酸化膜１０の損傷を治癒するため、通常
の乾式酸化工程が遂行される。すると、マスク層１３
ｂ、１６ｂを除いたゲート電極１３、１６の両側壁及び
ゲート電極１３、１６両側の半導体基板１上に酸化膜１
８ａ、１８ｂが形成される。この際、ゲート電極１３、
１６の両側下部のゲート酸化膜１０は一種のバーズビー
ク（bird's beak）現象によりその厚さが増える。
電極１３、１６形成のための乾式エッチングを進める間
に半導体基板１に損傷が加わるようになる。また、ゲー
ト電極１３、１６の両側下部のゲート酸化膜１０の侵食
（enchroachment）が発生される。このような半導体基
板１及びゲート酸化膜１０の損傷を治癒するため、通常
の乾式酸化工程が遂行される。すると、マスク層１３
ｂ、１６ｂを除いたゲート電極１３、１６の両側壁及び
ゲート電極１３、１６両側の半導体基板１上に酸化膜１
８ａ、１８ｂが形成される。この際、ゲート電極１３、
１６の両側下部のゲート酸化膜１０は一種のバーズビー
ク（bird's beak）現象によりその厚さが増える。
【００２５】これで、トランジスタ動作時ゲート電極１
３、１６下部の両側エッジ部分に電界が集中してゲート
酸化膜１０の信頼性が劣ることが防止される。続いて、
通常の方法によって、ゲート電極１３、１６の両側壁に
絶縁膜スペーサ２０が形成される。しかし、本発明の核
心技術である湿式酸化工程を遂行することによって、オ
キシダント（oxidant）の通路（path）があまりにも大
きく保持され、ゲート電極１３、１６の下部に存在する
初期ゲート酸化膜１０の厚さを大きく増やすことにな
る。これはトランジスタの特性に良くない領域を与える
ことになる。したがって、これを改善するためオキシダ
ントの通路を最小化する必要がある。
３、１６下部の両側エッジ部分に電界が集中してゲート
酸化膜１０の信頼性が劣ることが防止される。続いて、
通常の方法によって、ゲート電極１３、１６の両側壁に
絶縁膜スペーサ２０が形成される。しかし、本発明の核
心技術である湿式酸化工程を遂行することによって、オ
キシダント（oxidant）の通路（path）があまりにも大
きく保持され、ゲート電極１３、１６の下部に存在する
初期ゲート酸化膜１０の厚さを大きく増やすことにな
る。これはトランジスタの特性に良くない領域を与える
ことになる。したがって、これを改善するためオキシダ
ントの通路を最小化する必要がある。
【００２６】酸化膜の成長に支配的な役割をする要素を
調べると、酸化工程時体積膨脹による応力（stress）、
反応比（reaction ratio）、そしてフラックス（flux）
などがある。このような要素に最も大きい影響を与える
ものがオキシダントの初期通路と言うことができる。し
たがって、図１４ないし図１６と同じように、酸化膜１
８ａ、１８ｂの一部がエッチングされ、ゲート酸化膜１
０よりゲート電極１３、１６両側の酸化膜１８ａがもっ
と薄い厚さになるようにする。この際、ゲート電極１
３、１６の酸化膜１８ａはオキシダントの拡散度（diff
usivity）が十分に減少される厚さ、例えば、５０Å以
下になるようにする。
調べると、酸化工程時体積膨脹による応力（stress）、
反応比（reaction ratio）、そしてフラックス（flux）
などがある。このような要素に最も大きい影響を与える
ものがオキシダントの初期通路と言うことができる。し
たがって、図１４ないし図１６と同じように、酸化膜１
８ａ、１８ｂの一部がエッチングされ、ゲート酸化膜１
０よりゲート電極１３、１６両側の酸化膜１８ａがもっ
と薄い厚さになるようにする。この際、ゲート電極１
３、１６の酸化膜１８ａはオキシダントの拡散度（diff
usivity）が十分に減少される厚さ、例えば、５０Å以
下になるようにする。
【００２７】酸化膜１８ａ、１８ｂエッチング工程は、
ケミカルエッチング（chemical etch）ないし湿式エッ
チング（wet etch）方法を用いて遂行される。このよう
な酸化膜１８ａ、１８ｂエッチング工程により、ゲート
電極１３、１６両側下部のゲート酸化膜１０が参照番号
１９で示したように、侵食される場合がある。
ケミカルエッチング（chemical etch）ないし湿式エッ
チング（wet etch）方法を用いて遂行される。このよう
な酸化膜１８ａ、１８ｂエッチング工程により、ゲート
電極１３、１６両側下部のゲート酸化膜１０が参照番号
１９で示したように、侵食される場合がある。
【００２８】図１７ないし図１９を参照すると、ゲート
電極１３、１６の両側壁に、例えば、酸化膜で絶縁膜ス
ペーサ２０が形成される。絶縁膜スペーサ２０は、異方
性エッチング工程により形成されて酸化阻止層及びソー
ス／ドレーンイオン注入工程時自己整列マスク（self−
align mask）として用いられる。
電極１３、１６の両側壁に、例えば、酸化膜で絶縁膜ス
ペーサ２０が形成される。絶縁膜スペーサ２０は、異方
性エッチング工程により形成されて酸化阻止層及びソー
ス／ドレーンイオン注入工程時自己整列マスク（self−
align mask）として用いられる。
【００２９】図２０ないし図２２において、半導体基板
１全面に湿式酸化方法で酸化膜が形成される。湿式酸化
工程は、例えば、７５０℃ないし８５０℃の温度範囲内
で遂行される。すると、活性領域４、７、８の大きさに
依存して有効ゲート酸化膜の厚さ（effective gate oxi
de thickness）が変わるようになる。すなわち、活性領
域４、７の面積が相対的に狭いセルアレー領域のゲート
酸化膜１０ａが活性領域８の面積が相対的に広い周辺回
路領域のゲート酸化膜１０ｂよりもっと厚く成長され
る。
１全面に湿式酸化方法で酸化膜が形成される。湿式酸化
工程は、例えば、７５０℃ないし８５０℃の温度範囲内
で遂行される。すると、活性領域４、７、８の大きさに
依存して有効ゲート酸化膜の厚さ（effective gate oxi
de thickness）が変わるようになる。すなわち、活性領
域４、７の面積が相対的に狭いセルアレー領域のゲート
酸化膜１０ａが活性領域８の面積が相対的に広い周辺回
路領域のゲート酸化膜１０ｂよりもっと厚く成長され
る。
【００３０】これはゲート長手方向にはオキシダントの
ゲート酸化膜への浸透が最大限少なくなる反面、ゲート
幅方向には素子隔離膜２の上部にオーバーラップされて
おり酸化膜１８ａ、１８ｂエッチング工程が遂行された
としても、オキシダントの拡散度が減少されないためで
ある。
ゲート酸化膜への浸透が最大限少なくなる反面、ゲート
幅方向には素子隔離膜２の上部にオーバーラップされて
おり酸化膜１８ａ、１８ｂエッチング工程が遂行された
としても、オキシダントの拡散度が減少されないためで
ある。
【００３１】言い替えれば、セルアレー領域の場合、比
較的狭い幅の活性領域４、７を持っているためゲート電
極１３の長手方向にオキシダントが浸透できなくても、
ゲート電極１３の幅方向にオキシダントが浸透してゲー
ト電極１３の長手方向及び幅方向のすべてに対してゲー
ト酸化膜１０ａの厚さが増える。これにより、セルアレ
ー領域のトランジスタの特性を確保するようになる。
較的狭い幅の活性領域４、７を持っているためゲート電
極１３の長手方向にオキシダントが浸透できなくても、
ゲート電極１３の幅方向にオキシダントが浸透してゲー
ト電極１３の長手方向及び幅方向のすべてに対してゲー
ト酸化膜１０ａの厚さが増える。これにより、セルアレ
ー領域のトランジスタの特性を確保するようになる。
【００３２】反面、周辺回路領域の場合、活性領域８の
広さが十分に広いためゲート幅方向に浸透されるオキシ
ダントの量が極めて少ないのでゲート酸化膜１０ｂの厚
さ変化に影響を与えられなくなる。これにより、トラン
ジスタの特性変化がなくなる。その断面を図示はしなか
ったが、周辺回路領域のゲート長手方向にゲート電極両
側エッジ部分のゲート酸化膜はセルアレー領域と同様に
厚く成長される。しかし、その他の部分は初期ゲート酸
化膜と類似した厚さを有するようになる。
広さが十分に広いためゲート幅方向に浸透されるオキシ
ダントの量が極めて少ないのでゲート酸化膜１０ｂの厚
さ変化に影響を与えられなくなる。これにより、トラン
ジスタの特性変化がなくなる。その断面を図示はしなか
ったが、周辺回路領域のゲート長手方向にゲート電極両
側エッジ部分のゲート酸化膜はセルアレー領域と同様に
厚く成長される。しかし、その他の部分は初期ゲート酸
化膜と類似した厚さを有するようになる。
【００３３】上述のように活性領域４、７、８の幅によ
るゲート酸化膜１０ａ、１０ｂの成長厚さの差は、次の
Ｔ−ＳＵＰＲＥＭ４及びＭＥＤＩＣＩ（procell ＆ dev
icesimulator）を利用したシミュレーション（simulati
on）結果を通して説明することができる。
るゲート酸化膜１０ａ、１０ｂの成長厚さの差は、次の
Ｔ−ＳＵＰＲＥＭ４及びＭＥＤＩＣＩ（procell ＆ dev
icesimulator）を利用したシミュレーション（simulati
on）結果を通して説明することができる。
【００３４】図２６は、本発明の実施の形態による活性
領域の幅に対する有効ゲート酸化膜の厚さ変化を示すグ
ラフである。図２６を参照すると、ゲート電極の長さが
０．２μmに固定された状態で活性領域の幅のみを変更
させた後、湿式酸化工程が遂行される。この際、湿式酸
化工程はベアーウェーハ（barewafer）上に６０Å程度
酸化膜が形成されたウェーハを用いてＨ2Ｏ雰囲気（１
０ liter）で７８０℃、２５分間遂行される。
領域の幅に対する有効ゲート酸化膜の厚さ変化を示すグ
ラフである。図２６を参照すると、ゲート電極の長さが
０．２μmに固定された状態で活性領域の幅のみを変更
させた後、湿式酸化工程が遂行される。この際、湿式酸
化工程はベアーウェーハ（barewafer）上に６０Å程度
酸化膜が形成されたウェーハを用いてＨ2Ｏ雰囲気（１
０ liter）で７８０℃、２５分間遂行される。
【００３５】まず、活性領域の幅が０．２５μm以上で
ある場合、小さいゲートパターンによるゲート酸化膜が
約７Å程度の厚さの増加になる。そして、活性領域の幅
が０．２５μm−０．１μm範囲を有する場合、活性領域
の幅が減少されることによってゲート電極下部のエッジ
部分のバーズビーク状のゲート酸化膜の影響でゲート酸
化膜の厚さが続けて増える。
ある場合、小さいゲートパターンによるゲート酸化膜が
約７Å程度の厚さの増加になる。そして、活性領域の幅
が０．２５μm−０．１μm範囲を有する場合、活性領域
の幅が減少されることによってゲート電極下部のエッジ
部分のバーズビーク状のゲート酸化膜の影響でゲート酸
化膜の厚さが続けて増える。
【００３６】活性領域の幅が０．１μm以下である場
合、一種のバーズビークパンチスルー（bird's beak pu
nch through）（オキシダントパンチスルー）が発生さ
れ、すなわち、酸化を防止するストレス（stress）を完
全に無くしてゲート電極下部の全体ゲート酸化膜の厚さ
が大きく増える。初期ゲート酸化膜厚さ６０Åから約１
１５Åに増える。バーズビークパンチスルー領域は、湿
式酸化工程を調節することによって必要な領域への移動
が可能である。
合、一種のバーズビークパンチスルー（bird's beak pu
nch through）（オキシダントパンチスルー）が発生さ
れ、すなわち、酸化を防止するストレス（stress）を完
全に無くしてゲート電極下部の全体ゲート酸化膜の厚さ
が大きく増える。初期ゲート酸化膜厚さ６０Åから約１
１５Åに増える。バーズビークパンチスルー領域は、湿
式酸化工程を調節することによって必要な領域への移動
が可能である。
【００３７】バーズビークパンチスルー現象が生じる原
因は次の一般的によく知られた数学式１ないし数学式５
によって説明される。
因は次の一般的によく知られた数学式１ないし数学式５
によって説明される。
【００３８】Ｓｉ−ＳｉＯ2界面におけるストレス
【数１】 η：酸化膜粘度（oxide viscosity） ａ，ｂ：酸化膜内外側の曲率半径
【００３９】酸化膜バルクハイドロスタティック圧力
（hydrostatic press）
（hydrostatic press）
【数２】 ξ：界面における酸化膜成長率で決定される速度定数
【００４０】ストレスによる拡散係数（diffusivity）
【数３】 Ｐ：バルク酸化膜ストレス
【００４１】溶解度（solubility）（Ｃ*）
【数４】
【００４２】表面反応率
【数５】 Ωｓｉｏ2：分子体積、Ωｓｉ：原子体積
【００４３】上記の酸化工程メカニズム（mechanism）
を根拠に再び説明すると、活性領域の長手方向にはゲー
トパターン下部にゲート酸化膜が６０Åで極めて薄く形
成されているので、パターニング以後酸化工程が遂行さ
れても酸化時体積膨脹により発生されるストレスが生ず
る。これによってオキシダントの拡散係数が急激に減少
されることによってゲート酸化膜の厚さの増加量が極め
て少なくなる。
を根拠に再び説明すると、活性領域の長手方向にはゲー
トパターン下部にゲート酸化膜が６０Åで極めて薄く形
成されているので、パターニング以後酸化工程が遂行さ
れても酸化時体積膨脹により発生されるストレスが生ず
る。これによってオキシダントの拡散係数が急激に減少
されることによってゲート酸化膜の厚さの増加量が極め
て少なくなる。
【００４４】しかし、活性領域の幅方向にはゲートパタ
ーン下部に厚い酸化膜である素子隔離膜２があるように
なるので、酸化時体積膨脹によるオキシダント拡散係数
の減少は極めて少なくなる。すなわち、ゲート酸化膜の
厚さが増加する。
ーン下部に厚い酸化膜である素子隔離膜２があるように
なるので、酸化時体積膨脹によるオキシダント拡散係数
の減少は極めて少なくなる。すなわち、ゲート酸化膜の
厚さが増加する。
【００４５】特に、本発明のようにゲートパターニング
及び酸化膜スペーサ形成工程が完了した後、湿式酸化工
程を遂行するようになれば、活性領域の長手方向にはゲ
ートパターン大きさ及び二つの酸化膜スペーサという酸
化経路（oxidation path）を有する反面、活性領域の幅
方向には厚い素子隔離膜２が酸化経路に追加されるの
で、その差が大きくなって活性領域の幅による効果が主
になる。
及び酸化膜スペーサ形成工程が完了した後、湿式酸化工
程を遂行するようになれば、活性領域の長手方向にはゲ
ートパターン大きさ及び二つの酸化膜スペーサという酸
化経路（oxidation path）を有する反面、活性領域の幅
方向には厚い素子隔離膜２が酸化経路に追加されるの
で、その差が大きくなって活性領域の幅による効果が主
になる。
【００４６】この際、酸化工程は乾式酸化方法より湿式
酸化方法を用いるのが活性領域の幅による影響を効果的
に利用するようになる。これは湿式酸化工程が乾式酸化
工程に比べて６００倍以上に溶解度（solubility）が高
く、Ｈ2ＯとＳｉ−Ｏ間の反応で形成されたヒドロキシ
ルボンド（hydroxyl bond）がＳｉＯ2構造を破って酸化
膜の粘度（viscosity）を減少させるためである。そし
て、これがストレスを減少させて酸化率を増やすように
なる。０．２μm以下の幅を有する活性領域に対しては
一種のバーズビークパンチスルー現象が発生され、これ
は有効ゲート酸化膜の厚さを増やす原因になる。
酸化方法を用いるのが活性領域の幅による影響を効果的
に利用するようになる。これは湿式酸化工程が乾式酸化
工程に比べて６００倍以上に溶解度（solubility）が高
く、Ｈ2ＯとＳｉ−Ｏ間の反応で形成されたヒドロキシ
ルボンド（hydroxyl bond）がＳｉＯ2構造を破って酸化
膜の粘度（viscosity）を減少させるためである。そし
て、これがストレスを減少させて酸化率を増やすように
なる。０．２μm以下の幅を有する活性領域に対しては
一種のバーズビークパンチスルー現象が発生され、これ
は有効ゲート酸化膜の厚さを増やす原因になる。
【００４７】最後に、絶縁膜スペーサ２０をマスクとし
て用いて高濃度ソース／ドレーン不純物イオンを注入し
て絶縁膜スペーサ２０両側の半導体基板１内にソース／
ドレーン領域２２が形成されれば図２３ないし図２５に
示されたように、本発明による相異なるゲート酸化膜を
有するトランジスタが完成される。一方、絶縁膜スペー
サ２０形成前にＬＤＤ（lightly doped drain）構造の
ための低濃度ソース／ドレーン不純物イオン注入工程が
さらに遂行される。
て用いて高濃度ソース／ドレーン不純物イオンを注入し
て絶縁膜スペーサ２０両側の半導体基板１内にソース／
ドレーン領域２２が形成されれば図２３ないし図２５に
示されたように、本発明による相異なるゲート酸化膜を
有するトランジスタが完成される。一方、絶縁膜スペー
サ２０形成前にＬＤＤ（lightly doped drain）構造の
ための低濃度ソース／ドレーン不純物イオン注入工程が
さらに遂行される。
【００４８】
【発明の効果】本発明は、高電圧領域の活性領域がノー
マル電圧領域の活性領域より相対的に狭い幅を有するよ
うに形成し、絶縁膜スペーサ形成後湿式酸化工程を遂行
することによって、ゲート電極形成後ゲート酸化膜の厚
さを変化させることができ、高電圧領域のゲート酸化膜
をノーマル電圧領域のゲート酸化膜より厚く形成するこ
とができる効果がある。その結果、素子の動作時高電圧
領域のゲート酸化膜のブレークダウンを防止でき、した
がって、素子の特性及びその信頼度を向上させることが
できる効果がある。
マル電圧領域の活性領域より相対的に狭い幅を有するよ
うに形成し、絶縁膜スペーサ形成後湿式酸化工程を遂行
することによって、ゲート電極形成後ゲート酸化膜の厚
さを変化させることができ、高電圧領域のゲート酸化膜
をノーマル電圧領域のゲート酸化膜より厚く形成するこ
とができる効果がある。その結果、素子の動作時高電圧
領域のゲート酸化膜のブレークダウンを防止でき、した
がって、素子の特性及びその信頼度を向上させることが
できる効果がある。
【００４９】また、ゲート電極形成後乾式酸化工程を遂
行することによって、半導体基板上部の損傷及びゲート
酸化膜の損傷を治癒でき、後続工程でこの酸化膜の一部
をエッチングすることにより、オキシダントの通路を減
らすことができ、したがって、後続湿式酸化膜形成によ
る体積膨脹によるストレスなどを緩和させることができ
る効果がある。
行することによって、半導体基板上部の損傷及びゲート
酸化膜の損傷を治癒でき、後続工程でこの酸化膜の一部
をエッチングすることにより、オキシダントの通路を減
らすことができ、したがって、後続湿式酸化膜形成によ
る体積膨脹によるストレスなどを緩和させることができ
る効果がある。
【図１】 ノーマル電圧素子及び高電圧素子の各々のゲ
ート酸化膜厚さ変化による電界を示すグラフである。
ート酸化膜厚さ変化による電界を示すグラフである。
【図２】 ＤＲＡＭセルの効率を示すグラフである。
【図３】 本発明の実施の形態によるセルアレー領域及
び周辺回路領域のトランジスタの構成を示す平面図であ
る。
び周辺回路領域のトランジスタの構成を示す平面図であ
る。
【図４】 本発明の実施の形態によるセルアレー領域及
び周辺回路領域のトランジスタの構成を示す平面図であ
る。
び周辺回路領域のトランジスタの構成を示す平面図であ
る。
【図５】 図３の切断面Ａ−Ａ’によるゲート酸化膜が
形成された半導体基板を示す断面図である。
形成された半導体基板を示す断面図である。
【図６】 図３の切断面Ｂ−Ｂ’によるゲート酸化膜が
形成された半導体基板を示す断面図である。
形成された半導体基板を示す断面図である。
【図７】 図４の切断面Ｃ−Ｃ’によるゲート酸化膜が
形成された半導体基板を示す断面図である。
形成された半導体基板を示す断面図である。
【図８】 図３の切断面Ａ−Ａ’によるゲート電極が形
成された半導体基板を示す断面図である。
成された半導体基板を示す断面図である。
【図９】 図３の切断面Ｂ−Ｂ’によるゲート電極が形
成された半導体基板を示す断面図である。
成された半導体基板を示す断面図である。
【図１０】図４の切断面Ｃ−Ｃ’によるゲート電極が形
成された半導体基板を示す断面図である。
成された半導体基板を示す断面図である。
【図１１】 図３の切断面Ａ−Ａ’による乾式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１２】 図３の切断面Ｂ−Ｂ’による乾式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１３】 図４の切断面Ｃ−Ｃ’による乾式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１４】 図３の切断面Ａ−Ａ’による湿式洗浄工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１５】 図３の切断面Ｂ−Ｂ’による湿式洗浄工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１６】 図４の切断面Ｃ−Ｃ’による湿式洗浄工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図１７】 図３の切断面Ａ−Ａ’による絶縁膜スペー
サが形成された半導体基板を示す断面図である。
サが形成された半導体基板を示す断面図である。
【図１８】 図３の切断面Ｂ−Ｂ’による絶縁膜スペー
サが形成された半導体基板を示す断面図である。
サが形成された半導体基板を示す断面図である。
【図１９】 図４の切断面Ｃ−Ｃ’による絶縁膜スペー
サが形成された半導体基板を示す断面図である。
サが形成された半導体基板を示す断面図である。
【図２０】 図３の切断面Ａ−Ａ’による湿式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図２１】 図３の切断面Ｂ−Ｂ’による湿式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図２２】 図４の切断面Ｃ−Ｃ’による湿式酸化工程
が遂行された半導体基板を示す断面図である。
が遂行された半導体基板を示す断面図である。
【図２３】 図３の切断面Ａ−Ａ’によるソース／ドレ
ーン領域が形成された半導体基板を示す断面図である。
ーン領域が形成された半導体基板を示す断面図である。
【図２４】 図３の切断面Ｂ−Ｂ’によるソース／ドレ
ーン領域が形成された半導体基板を示す断面図である。
ーン領域が形成された半導体基板を示す断面図である。
【図２５】 図４の切断面Ｃ−Ｃ’によるソース／ドレ
ーン領域が形成された半導体基板を示す断面図である。
ーン領域が形成された半導体基板を示す断面図である。
【図２６】 本発明の実施の形態による活性領域の幅に
対する有効ゲート酸化膜厚さ変化を示すグラフである。
対する有効ゲート酸化膜厚さ変化を示すグラフである。
１ 半導体基板 ２ 素子隔離膜 ４−８ 活性領域 １０ ゲート酸化膜 １２−１６ ゲートパターン １８ 酸化膜 ２０ 絶縁膜スペーサ ２２ ソース／ドレーン領域
Claims (7)
- 【請求項１】 ノーマル電圧領域及び高電圧領域が定義
された半導体基板を準備する段階と、 前記半導体基板上に活性領域と非活性領域を定義して素
子隔離膜を形成し、ノーマル電圧領域の活性領域が高電
圧領域の活性領域より相対的に広い面積を有するように
形成する段階と、 前記活性領域上にゲート酸化膜を間に置いてゲート電極
を形成する段階と、 ゲート電極の両側壁及びゲート電極両側の半導体基板上
に乾式酸化方法で第１酸化膜を形成する段階と、 前記ゲート電極両側の半導体基板上に形成された第１酸
化膜が前記ゲート酸化膜より相対的に薄厚を有するよう
に前記第１酸化膜の一部をエッチングする段階と、 前記ゲート電極の両側壁に絶縁膜スペーサを形成する段
階と、 半導体基板全面に湿式酸化方法で第２酸化膜を形成する
段階とを含み、 前記湿式酸化工程で、前記高電圧領域のゲート酸化膜が
前記ノーマル電圧領域のゲート酸化膜に比べて相対的に
厚く成長されることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記ノーマル電圧領域及び高電圧領域
は、各々メモリ素子の周辺回路領域及びセルアレー領域
であることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記ノーマル電圧領域の活性領域の幅
は、前記高電圧領域の活性領域の幅より周辺回路の９０
％以上が少なくとも２倍大きく形成されることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記高電圧領域の活性領域の幅は、約
０．１〜０．３μmであり、前記ノーマル電圧領域の活
性領域の幅は、少なくとも０.４μm以上であることを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１酸化膜エッチング工程は、ケミ
カルエッチング及び湿式エッチング中いずれか一つで遂
行されることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項６】 前記絶縁膜スペーサは、酸化膜で形成さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項７】 前記湿式酸化工程は、７００℃−８５０
℃の温度範囲内で形成されることを特徴とする請求項１
に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019980018168A KR100268409B1 (ko) | 1998-05-20 | 1998-05-20 | 반도체 장치의 제조 방법 |
| KR199818168 | 1998-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000004009A true JP2000004009A (ja) | 2000-01-07 |
| JP3995829B2 JP3995829B2 (ja) | 2007-10-24 |
Family
ID=19537527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14081999A Expired - Fee Related JP3995829B2 (ja) | 1998-05-20 | 1999-05-20 | 半導体装置の製造方法 |
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| JP (1) | JP3995829B2 (ja) |
| KR (1) | KR100268409B1 (ja) |
| TW (1) | TW419730B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173642A (ja) * | 2000-12-05 | 2006-06-29 | Seiko Instruments Inc | 半導体装置とその製造方法 |
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|---|---|---|---|---|
| KR100267010B1 (ko) * | 1998-06-15 | 2000-09-15 | 윤종용 | 반도체 장치의 제조 방법 |
| KR20010004263A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 스택게이트 플래쉬 이이피롬 셀의 게이트 형성 방법 |
| US6352885B1 (en) * | 2000-05-25 | 2002-03-05 | Advanced Micro Devices, Inc. | Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same |
| KR100342306B1 (ko) * | 2000-09-05 | 2002-07-02 | 윤종용 | 트랜지스터 및 이의 형성 방법 |
| DE50214317D1 (de) * | 2001-10-08 | 2010-05-12 | Infineon Technologies Ag | Einen mos-transistor |
| US6514808B1 (en) * | 2001-11-30 | 2003-02-04 | Motorola, Inc. | Transistor having a high K dielectric and short gate length and method therefor |
| JP2004111611A (ja) * | 2002-09-18 | 2004-04-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100486294B1 (ko) * | 2002-12-30 | 2005-04-29 | 삼성전자주식회사 | 게이트 패턴을 갖는 반도체소자의 제조방법 |
| US20050202680A1 (en) * | 2004-03-15 | 2005-09-15 | Yao-Chia Yeh | Method for shrinking a dimension of a gate |
| US7176083B2 (en) * | 2004-06-17 | 2007-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | High write and erase efficiency embedded flash cell |
| CN100377321C (zh) * | 2004-06-28 | 2008-03-26 | 中芯国际集成电路制造(上海)有限公司 | 用于高电压操作的金属氧化物半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937310A (en) * | 1996-04-29 | 1999-08-10 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
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1998
- 1998-05-20 KR KR1019980018168A patent/KR100268409B1/ko not_active IP Right Cessation
-
1999
- 1999-03-31 TW TW088105087A patent/TW419730B/zh not_active IP Right Cessation
- 1999-05-20 JP JP14081999A patent/JP3995829B2/ja not_active Expired - Fee Related
- 1999-05-20 US US09/315,341 patent/US6136657A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173642A (ja) * | 2000-12-05 | 2006-06-29 | Seiko Instruments Inc | 半導体装置とその製造方法 |
Also Published As
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| KR100268409B1 (ko) | 2000-10-16 |
| TW419730B (en) | 2001-01-21 |
| US6136657A (en) | 2000-10-24 |
| KR19990085620A (ko) | 1999-12-15 |
| JP3995829B2 (ja) | 2007-10-24 |
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