KR100520216B1 - 반도체소자제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 230000007547 defect Effects 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 7
- 238000013461 design Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
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Abstract
본 발명에 의한 반도체 소자 제조방법은, 트랜지스터 형성시 LDD(lightly doped drain)나 MDD(moderate doped drain) 이온주입 공정 이후에 곧바로 저온 열처리(450 ~ 700℃에서 30 ~ 60분간)를 실시하도록 이루어져, LDD나 MDD 이온주입시 생성되는 실리콘 결함을 저온 열처리 공정을 이용하여 경화시킬 수 있게 되므로, 이후 고농도 불순물을 이온주입한 후 디퓨젼(diffusion) 공정을 실시하더라도 불순물 재분배로 인한 채널의 농도 프로파일 변화가 일어나지 않게 되어, RSCE(Reverse Short Channel Effect) 발생을 최소화할 수 있게 되고, 그 결과 0.25㎛ 이하의 게이트 길이를 갖는 트랜지스터에서의 SCE(Short Channel Effect)를 개선할 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 0.25㎛ 이하의 게이트 길이를 갖는 모스전계효과트랜지스터(MOSFET)의 쇼트채널효과(Short Channel Effect:이하, SCE라 한다)를 개선할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 미세화가 진행됨에 따라 소자의 집적도를 높여 칩의 사이즈를 최소화함과 동시에 소자의 성능을 최대로 높이는 방향으로 기술 개발이 전개되고 있다. 이로 인해, 최소 설계 선폭이 감소하게 되어 게이트 디멘젼(dimension)이 작아지게 되었으며, 그 일 예로는 16MB 소자에서는 0.5㎛이었던 게이트 길이가 64MB 소자에서는 0.35㎛로, 그리고 256MB 소자에서는 0.35 ~ 0.25㎛까지 감소한 것을 들 수 있다.
따라서, 게이트를 마스크로 이용한 불순물 이온주입(implant) 공정 이후 디퓨전(diffusion)을 실시하게 되면, 트랜지스터의 채널 길이(channel length) 또한 짧아지게 된다. 이와 같이 트랜지스터의 채널 길이가 짧아질 경우, 롱 채널(long channel)을 갖는 소자 대비 다음과 같은 문제점이 발생하게 된다.
통상, 0.5㎛ 이상의 게이트 길이를 갖는 소자의 경우는 별 문제가 제기되지 않으나, 0.5㎛ 이하의 게이트 길이를 갖는 소자의 경우에는 소오스 드레인 형성을 위해 불순물 이온주입후 디퓨젼을 실시하게 되면 채널 길이가 상대적으로 짧아지게 되어, 게이트와 소오스/드레인(gate-to-source/drain) 간의 누설전류(leakage current) 발생으로 인해 트랜지스터의 문턱전압(threshold voltage:이하, Vth라 한다)이 감소하는 현상이 나타나게 된다. 이를 SCE라 명하는데, 이러한 현상이 일어날 경우 게이트가 턴온되지도 않은 상태(채널이 형성되지도 않은 상태)에서 전류가 소오스에서 드레인쪽으로 흐르게 되어 트랜지스터의 동작 특성이 저하되는 현상이 야기될 뿐 아니라 심할 경우 트랜지스터가 파괴되는 현상까지 발생하게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이 SCE와 더불어 고집적화된 소자에서 심각하게 대두되고 있는 또 다른 문제로는 RSCE(Reverse Short Channel Effect)를 들 수 있다. RSCE는 통상 0.5㎛보다 휠씬 작은 게이트 길이(예컨대, 0.25㎛ 정도의 게이트 길이)를 갖는 소자 동작시 발생하는 것으로, 이는 0.25㎛ 기준으로 하여 게이트 길이가 이보다 클 경우에는 Vth가 증가하다가 게이트 길이가 이보다 작을 경우에는 Vth가 급격하게 감소되는 현상을 나타낸다. 이와 같이 하나의 소자 내에서 0.25㎛의 디자인 룰을 기준으로 하여 Vth가 증가하다가 다시 급격하게 떨어지는 현상이 발생할 경우, Vth가 증가된 부분의 트랜지스터에서는 동작 속도 지연이 발생하게 되고, Vth가 급격히 떨어진 부분에서는 트랜지스터가 파과되는 현상이 발생하게 된다. 여기서, 하나의 소자 내에 서로 다른 사이즈의 게이트가 존재하는 것은, 동일한 다자인 룰에 의거하여 게이트를 0.25㎛의 길이로 형성해 준다 하더라도 공정 산포 차이로 인해 실제로는 0.23 ~ 0.25㎛ 범위의 길이를 갖는 게이트가 불규칙하게 만들어지기 때문이다.
0.25㎛의 게이트 길이를 갖는 고집적화된 반도체 소자에서 RSCE가 발생될 경우, SCE에 의한 트랜지스터의 동작 특성 저하 현상이 더욱 심화될 수밖에 없으므로, SCE를 감소시켜 주기 위해서는 소자 제조시 RSCE를 줄여주기 위한 연구가 선행되어야 한다.
일반적으로, RSCE는 이온주입시 발생하는 기판 손상으로 인해 후속 디퓨젼 공정에서 불순물(또는 도펀트)의 재분배(dopant redistribution)가 이루어지게 되고, 그 결과 채널의 농도 프로파일(profile)이 변화되어져 발생하는 것으로 알려져 있는데, 이를 도 1에 제시된 종래의 트랜지스터 구조를 도시한 단면도를 참조하여 살펴보면 다음과 같다. 도 1을 참조하면, 종래 일반적으로 사용되어 오던 반도체 소자의 트랜지스터는 크게 다음의 제 5 단계 공정을 거쳐 제조됨을 알 수 있다.
제 1 단계로서, 버퍼 산화막(미 도시)이 구비된 반도체 기판(예컨대, 실리콘 기판)(100) 상의 게이트 형성부에만 선택적으로 Vth 조절을 위한 채널 이온주입과 펀치-쓰루(punch-through)를 방지하기 위한 채널 스톱 딥(channel stop deep) 이온주입을 실시하여, 기판(100) 내부에 불순물 이온주입 영역(102)을 형성하고, 버퍼 산화막을 제거한다.
제 2 단계로서, 기판(100) 상에 소정 두께의 게이트 절연막(104)을 형성하고, 불순물 이온주입 영역(102) 상측의 게이트 절연막(104) 상에 폴리실리콘 재질의 게이트(106)를 형성한 다음, 게이트(106) 표면에 소정 두께의 산화막(108)을 성장시켜 주어, 게이트(106)가 산화막(108)에 의해 둘러싸여지도록 한다.
제 3 단계로서, 게이트(106)를 마스크로 이용하여 게이트 절연막(104) 상으로 저농도의 불순물을 경사 이온주입(tilt implantation)하여, 게이트(106) 좌·우측의 기판(100) 내에 저농도 불순물 이온주입 영역(110)으로서, LDD(lightly doped drain) 영역이나 MDD(moderate doped drain) 영역을 형성한다.
제 4 단계로서, 산화막(108)에 의해 둘러싸여진 게이트(106)의 양 측벽(side wall)에 절연막 재질의 스페이서(미 도시)를 형성하고, 게이트(106)와 스페이서를 마스크로 이용하여 기판 내로 고농도의 불순물을 이온주입한 뒤 디퓨젼 공정을 실시하여, 스페이서 좌·우측의 기판(100) 내에 고농도 불순물 확산 영역(미 도시)인 소오스/드레인 영역을 형성해 주므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정을 이용하여 반도체 소자의 트랜지스터를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.
LDD 영역이나 MDD 영역(110)을 형성하기 위한 경사 이온주입시, 기판이 손상(damage)을 받게 되어 실리콘의 다이아몬드 격자 구조가 깨지게 되므로, 참조부호 Ⅰ로 표시된 부분에 실리콘 결함(defect)이 발생하게 되고, 이 과정에서 격자 구조로부터 떨어져 나간 인터스티셜(interstitial)이 실리콘 격자 사이사이에 떠돌아 다니게 된다. 이 상태에서 이후 고농도 불순물을 이온주입하고 디퓨젼을 실시하게 되면, 기판 내로 이온주입된 고농도의 불순물이 인터스티셜의 움직임을 따라 함께 이동되게 된다. 이와 같이 디퓨젼 과정에서 불순물이 인터스티셜을 따라 이동될 경우, 기판 내에서 이온주입된 불순물의 재분배가 이루어지게 되고, 그 결과 채널 농도의 프로파일이 변화되어져, 소자 동작시 RSCE가 발생하게 된다. 따라서, RSCE를 최소화하기 위해서는 디퓨젼 과정에서 인터스티셜에 의한 불순물 이동을 막아주어야 하는데, 현재로는 이를 해결하기 위한 별도의 개선책이 제시되지 않고 있는 상태이다.
이에 본 발명의 목적은, LDD 영역이나 MDD 영역을 형성하기 위한 이온주입 공정 이후에 곧바로 저온 열처리를 실시해 주어 실리콘 결함 부위를 경화시켜 주는 방식으로 트랜지스터를 제조해 줌으로써, 이후 디퓨젼 공정 진행시 발생되는 RSCE 발생을 최대한 억제시킬 수 있도록 하여, 0.25㎛ 이하의 게이트 길이를 갖는 트랜지스터에서의 SCE를 개선할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 소정 부분에 산화막에 의해 둘러싸인 구조의 게이트를 형성하는 공정과, 상기 게이트 좌·우측의 상기 기판 내에 저농도 불순물 이온주입 영역을 형성하는 공정 및, 저온 열처리를 실시하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 저온 열처리는 450 ~ 700℃의 온도에서 10 ~ 60분간 실시되며, 상기 저농도 불순물 이온주입 영역은 LDD 이온주입 공정을 통해 형성할 수도 있고 반면 MDD 이온주입 공정을 통해 형성할 수도 있다.
상기와 같이 반도체 소자의 트랜지스터를 제조한 결과, LDD 영역이나 MDD 영역을 형성하기 위한 불순물 이온주입시 기판에 손상이 가해지더라도, 이온주입 후 곧바로 실시되는 저온 열처리 공정에 의해 실리콘 결함 부위가 경화되어져, 이후 소오스/드레인 영역을 형성하기 위한 이온주입후 디퓨젼 공정을 실시해 주더라도 불순물이 재분배되는 현상이 발생하지 않게 된다. 이로 인해, RSCE 발생을 최소화할 수 있게 되므로 0.25㎛ 이하의 게이트 길이를 갖는 트랜지스터에서의 SCE를 개선할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 LDD나 혹은 MDD 이온주입후에 곧바로 저온 열처리 공정을 실시해 주어 0.25㎛ 이하의 게이트 길이를 갖는 트랜지스터에서 발생되는 RSCE를 감소시켜 줌으로써, 고집적화된 반도체 소자의 SCE를 개선하고자 하는데 주안점을 둔 기술로서, 이를 도 2 내지 도 5에 제시된 도면을 참조하여 구제적으로 살펴보면 다음과 같다. 여기서 도 2 내지 도 6는 본 발명에 의한 반도체 소자의 트랜지스터 제조방법을 도시한 공정수순도를 나타낸 것으로, 본 명세서에서는 편의상 이를 크게 제 5 단계로 구분하여 설명한다.
제 1 단계로서, 도 2에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(200) 상에 15㎚ 두께의 버퍼 산화막(미 도시)을 형성하고, 게이트 형성부의 산화막 표면이 노출되도록 그 위에 감광막 패턴(미 도시)을 형성한 다음, Vth 조절을 위한 채널 이온주입과 펀치-쓰루를 방지하기 위한 채널 스톱 딥 이온주입을 순차적으로 실시하고, 감광막 패턴을 제거한다. 그 결과, 게이트가 형성될 부분의 기판(200) 내부에만 선택적으로 불순물 이온주입 영역(202)이 형성된다. 이어, 버퍼 산화막을 제거하고, 그 전면에 산화막 재질의 게이트 절연막(204)을 3 ~ 6㎚ 두께로 형성한 다음, 그 위에 폴리실리콘 재질의 도전성막을 200 ~ 300㎚의 두께로 형성한다. 도전성막 상에 게이트 전극 형성부를 한정하는 감광막 패턴을 형성하고, 이를 마스크로 이용하여 그 하부의 도전성막을 식각처리하여 폴리실리콘 재질의 게이트(206)를 형성한다.
제 2 단계로서, 도 3에 도시된 바와 같이 산화(oxidation) 공정을 이용하여 게이트(206) 표면에 3 ~ 10㎚ 두께의 산화막(208)을 성장시켜 주어, 게이트(206)가 산화막(208)에 의해 둘러싸이도록 한다.
제 3 단계로서, 도 4에 도시된 바와 같이 산화막(208)에 의해 둘러싸여진 게이트(206)를 마스크로 이용하여 기판(200) 내로 저농도의 n형이나 p형 불순물을 경사 이온주입하여, 게이트(206) 좌·우측의 기판(200) 내에 저농도 불순물 이온주입영역(210)인 LDD 영역이나 MDD 영역을 형성한다.
이때, 저농도 불순물 이온주입 영역(210)을 LDD 이온주입을 통해 형성하고자 할 경우에는 도즈량이 5E12 ~ 5E13/㎠이고, 이온주입 에너지가 15 ~ 30KeV이며, 이온주입시의 경사 각도가 7 ~ 45°인 조건으로 공정이 진행되는 반면, 저농도 불순물 이온주입 영역을 MDD 이온주입을 통해 형성하고자 할 경우에는 도즈량이 5E13 ~ 5E14/㎠이고, 이온주입 에너지가 15 ~ 30KeV이며, 이온주입시의 경사 각도가 7 ~ 45°인 조건으로 공정이 진행된다. 여기서, LDD 이온주입이란 LDD 영역을 형성하기 위하여 실시하는 이온주입 공정을 나타내고, MDD 이온주입이란 MDD 영역을 형성하기 위하여 실시하는 이온주입 공정을 나타낸다.
이 경우 도 4의 도면에서 알 수 있듯이, 불순물이 이온주입된 부분의 근방에서 실리콘 결함(Ⅰ)이 발생됨을 확인할 수 있다.
제 4 단계로서, 도 5에 도시된 바와 같이 LDD나 MDD 이온주입시 발생된 실리콘 결함(Ⅰ)을 제거하기 위하여, O2나 N2 분위기를 갖는 가열 챔버내에서 저온 열처리를 실시해 주어 결함 발생 부위를 경화시켜 준다. 이때의 저온 열처리는 가열 챔버 온도가 450 ~ 700℃인 상태에서 약 10 ~ 60분간 실시된다. 이 과정에서 실리콘 결함(Ⅰ)이 제거되므로, 이후 디퓨젼 공정을 진행하더라도 실리콘 결함으로 인한 불순물의 재분배 현상이 발생하지 않게 된다.
제 5 단계로서, 도 6에 도시된 바와 같이 산화막(208)에 의해 둘러싸여진 게이트(206)와 게이트 절연막(204) 상에 절연막을 10 ~ 30㎚의 두께로 형성하고, 이를 건식식각 방법으로 에치백하여 게이트(206) 양 측벽에 절연막 재질의 스페이서(212)를 형성한다. 이어, 게이트(106)와 스페이서(212)를 마스크로 이용하여 기판(200) 내로 고농도의 불순물을 이온주입하고, 디퓨젼 공정을 실시하여, 스페이서(212) 좌·우측의 기판(200) 내에 고농도 불순물 확산 영역(214)인 소오스/드레인 영역을 형성해 주므로써, 본 공정 진행을 완료한다. 이후의 콘택 홀 형성 공정과 금속 배선 형성 공정은 종래와 동일하게 진행되므로, 여기서는 설명을 피한다.
본 발명에 의하면, 고농도 소오스/드레인 이온주입 공정에 의한 실리콘 결함 발생이 지배적이라는 기존 이론에서 벗어나, LDD나 MDD 이온주입시에도 반도체 소자의 동작 특성에 영향을 미칠 수 있는 실리콘 결함이 발생될 수 있다는 것을 확인할 수 있게 된다.
이와 같이 공정을 진행할 경우, LDD나 MDD 이온주입후에 실시되는 저온 열처리 공정에 의해 실리콘 결함(Ⅰ)을 제거할 수 있게 되므로, 0.25㎛의 게이트 길이를 갖는 트랜지스터에서 야기되는 RSCE를 최소화할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 트랜지스터 형성시 LDD나 MDD 이온주입 공정 이후에 곧바로 저온 열처리를 실시해 주어 이 과정에서 야기된 실리콘 결함 부위를 경화시켜 줌으로써, 소오스/드레인 이온주입 공정후에 디퓨젼 공정을 실시하더라도 실리콘 결함 발생으로 인한 불순물 재분배되는 현상이 발생하지 않게 되므로, 채널의 농도 프로파일이 변화되는 것을 막을 수 있게 된다. 그 결과, RSCE 발생을 최소화할 수 있게 되므로, 0.25㎛ 이하의 게이트 길이를 갖는 트랜지스터에서의 SCE를 개선할 수 있게 되어 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
도 1은 종래 기술에 의한 반도체 소자의 트랜지스터 구조를 도시한 단면도,
도 2 내지 도 6은 본 발명에 의한 반도체 소자의 트랜지스터 제조방법을 도시한 공정수순도이다.
Claims (6)
- 반도체 기판 상의 소정 부분에 산화막에 의해 둘러싸인 구조의 게이트를 형성하는 공정;상기 게이트 좌·우측의 상기 반도체 기판 내에 저농도 불순물 이온주입 영역을 형성하는 공정; 및상기 저농도 불순물 이온주입 영역이 형성되어 있는 상기 반도체 기판에 450 ~ 700℃의 온도에서 10 ~ 60분간 저온 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 저농도 불순물 이온주입 영역은 LDD 이온주입이나 MDD 이온주입 공정으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2항에 있어서, 상기 LDD 이온주입은 도즈량이 5E12 ~ 5E13/㎠이고, 이온주입 에너지가 15 ~ 30KeV이며, 이온주입시의 경사 각도가 7 ~ 45°인 공정 조건하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2항에 있어서, 상기 MDD 이온주입은 도즈량이 5E13 ~ 5E14/㎠이고, 이온주입 에너지가 15 ~ 30KeV이며, 이온주입시의 경사 각도가 7 ~ 45°인 공정 조건하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 저온 열처리는 O2나 N2 분위기하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 저온 열처리 공정 이후에 상기 게이트의 양 측벽에 스페이서를 형성하는 공정; 및상기 게이트와 스페이서를 마스크로 이용하여, 상기 반도체 기판 내부로 고농도의 불순물을 이온주입하고 디퓨전을 실시하여, 상기 스페이서 좌·우측의 상기 반도체 기판 내에 고농도 불순물 확산 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980005247A KR100520216B1 (ko) | 1998-02-20 | 1998-02-20 | 반도체소자제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980005247A KR100520216B1 (ko) | 1998-02-20 | 1998-02-20 | 반도체소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990070422A KR19990070422A (ko) | 1999-09-15 |
| KR100520216B1 true KR100520216B1 (ko) | 2005-12-30 |
Family
ID=37306994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980005247A KR100520216B1 (ko) | 1998-02-20 | 1998-02-20 | 반도체소자제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100520216B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816209B1 (ko) * | 2006-08-28 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 디바이스용 옥사이드의 특성 개선 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360150A (ja) * | 1989-07-28 | 1991-03-15 | Olympus Optical Co Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-02-20 KR KR1019980005247A patent/KR100520216B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0360150A (ja) * | 1989-07-28 | 1991-03-15 | Olympus Optical Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990070422A (ko) | 1999-09-15 |
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