KR100379512B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 추가적인 마스크 및 포토공정의 도입없이 추가적인 이온주입을 진행함으로써 상대적으로 작은 폭을 가지는 소자의 문턱전압을 높이도록 한 반도체 소자의 제조방법에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 트랜치 구조를 갖는 소자 격리막을 형성하는 단계와, 상기 반도체 기판상의 일정영역에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 웰 영역, 필드 스톱, 문턱전압 조절을 위한 이온을 노출된 반도체 기판에 주입하는 단계와, 상기 포토레지스트를 마스크로 이용하여 문턱전압 조절을 위한 이온을 틸티각으로 주입하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 트랜치(Trench)를 공정을 적용한 소자에서 작은 폭을 가지는 소자에서의 문턱전압이 낮아지는 것을 방지하도록 한 반도체 소자의 제조방법에 관한 것이다.

최근들어 딥 서브미크론(Deep Submicron) 영역의 소자를 제조하고 있으며, 이때는 칩 크기의 소형화를 위하여 격리(Isolation) 공정은 대부분 트랜치 공정을 적용하고 있으며, 트랜지스터의 크기도 매우 작게 제조된다.

트랜치 공정을 적용하는 경우에는 트랜지스터의 폭이 작아질수록 문턱전압이 감소하는 현상이 발생하며, 이를 종래의 산화막의 열적 확산을 이용한 격리 공정시의 현상과 반대의 특성을 보이는 것이라 하여 역 좁은 폭 효과(Inverse Narrow Width Effect)라 부른다.

이렇게 문턱전압이 낮아지는 현상은 트랜지스터의 누설전류를 증가시키게 되며, 이는 칩의 저소비전력 측면에서 매우 바람직하지 못한 현상을 유발한다.

종래에는 이러한 역 좁은 폭 효과를 개선하기 위하여 추가적인 마스크 제작 및 포토 공정을 도입하여 해결하고 있는 실정이다.

한편, 트랜치 격리 공정에서 발생하는 역 좁은 폭 효과는 트랜지스터의 폭이 작아질수록 절연 산화막에 인가되는 전기적인 필드가 집중되게 되며, 이에 따라사 트랜지스터의 액티브영역과 산화막 경계부위에서 부분적으로 채널이 낮은 전압에서 형성됨에 따라서 나타나는 현상으로 널리 알려져 있다.

또한, LOCOS 공정을 적용하는 경우에는 이와는 반대의 현상이 나타나게 되는데, 이는 열적 확산을 통하여 성장된 필드 산화막(Field Oxide)이 실리콘에 강한 기계적인 스트레스를 유발하며, 이로 인하여 필드 스톱 인플란트(Field Stop Implant)나 펀치 스톱 인플란트(Punch Stop Implant)시 이미 주입되어 있던 도펀트(Dopant)들이 이 필드 산화막 경계부위에 많이 모여들어서 트랜지스터의 문턱전압을 높이는 현상으로 알려져 있다.

도 1a 및 도 1b는 일반적인 트랜치 공정을 적용한 트랜지스터를 나타낸 평면도이다.

여기서 트랜지스터의 폭은 게이트(11)의 길이 방향으로 형성되는 액티브 영역(12)의 길이로 정의된다.

즉, 도 1a는 큰 폭을 가지는 트랜지스터를 나타내고, 도 1b는 작은 폭을 가지는 트랜지스터를 나타낸다.

여기서 미설명한 A부분은 금속 콘택 영역이다.

일반적으로 큰 폭을 가지는 트랜지스터의 문턱전압에 비하여 작은 폭은 가지는 트랜지스터의 문턱전압이 훨씬 낮은 값을 가진다.

도 1a 및 도 1b에서 화살표( →)로 나타낸 부분이 문턱전압 부근에서 흐르는 전류를 나타내고 있다.

도면에서와 같이 큰 폭을 가지는 트랜지스터는 문턱전압 부근에서 전류가 균일하게 흐르고 있지만, 작은 폭을 가지는 트랜지스터는 전류가 필드 산화막과 액티브의 경계면에 집중되어 있음을 알 수 있다.

도 1a 및 도 1b는 작은 폭을 가지는 트랜지스터가 큰 폭을 가지는 트랜지스터보다 상대적으로 낮은 문턱전압을 가지는 이유가 주로 필드 산화막과 액티브의 경계면에서 흐르는 전류에서 기인됨을 설명하기 위하여 나타낸 도면이다.

여기서 작은 폭을 갖는 트랜지스터에서는 문턱전압 부근에서 전류가 필드 산화막과 액티브의 경계면에 집중되어 흐르는 이유는 도 2에서 설명한다.

즉, 도 2는 도 1b의 작은 폭을 가지는 트랜지스터의 폭 방향으로 나타낸 단면도이다.

도 2에서와 같이, 반도체 기판(21)의 표면내에 소정깊이를 갖고 트랜치 구조를 갖으면서 형성되는 필드 절연막(22)고, 상기 필드 절연막(23)을 포함한 반도체 기판(21)의 전면에 게이트 산화막(23)을 개재하여 형성되는 게이트(24)로 이루어져 있다.

도 2에서 점선으로 표시된 선들은 NMOS 트랜지스터의 게이트(24)에 일예로 5V가 인가되고, P-웰(P-well)에 OV가 인가되었을 때 필드 절연막(22)에 형성되는 동전위선을 1V 간격으로 나타낸 도면이다.

도 2에서와서 같이, 필드 절연막(22)과 액티브의 경계면에는 등전위선이 집중되게 되며, 이로 인하여 이 경계면에는 높은 전계(Electric Field)가 형성되게 된다.

따라서 이 높은 전계에 의하여 도 1b에서 예시한 바와 같이 낮은 문턱전압에서 필드 절연막(22)과 액티브의 경계면에서 전류가 흐르게 된다.

종래의 트랜치 공정을 적용한 반도체 소자에 있어서 다음과 같은 문제점이 있었다.

즉, 트랜치 공정을 적용하는 경우에는 소자의 폭이 작아질수록 문턱전압이 감소하는 현상이 발생하고, 이를 해결하기 위해서는 추가적인 마스크 제작 및 포토 공정을 도입하는 등의 공정이 복잡하다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 추가적인 마스크 및 포토공정의 도입없이 추가적인 이온주입을 진행함으로써 상대적으로 작은 폭을 가지는 소자의 문턱전압을 높이도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 일반적인 트랜치 공정을 적용한 트랜지스터를 나타낸 평면도

도 2는 도 1b의 작은 폭을 가지는 트랜지스터의 폭 방향으로 나타낸 단면도

도 3a 내지 도 3c는 본 발명에 의한 작은 폭을 가지는 트랜지스터의 문턱전압을 선택적으로 높이는 방법을 나타낸 공정단면도

도 4는 P-웰을 형성하기 위해 포토레지스트를 마스크로 이용하여 P-웰이 형성되는 부위만 나타낸 단면도

도 5a 및 도 5b는 도 3b 및 도 3c와 도 4를 적용하여 트랜지스터를 형성한 이후 작은 폭을 가지는 트랜지스터와 큰 폭을 가지는 트랜지스터를 나타낸 평면도

도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 필드 절연막

33 : 포토레지스트 34 : N-웰

35 : P-웰

B : 문턱전압을 조절하기 위해 추가적인 틸티이온이 주입된 영역

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 트랜치 구조를 갖는 소자 격리막을 형성하는 단계와, 상기 반도체 기판상의 일정영역에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 웰 영역, 필드 스톱, 문턱전압 조절을 위한 이온을 노출된 반도체 기판에 주입하는 단계와, 상기 포토레지스트를 마스크로 이용하여 문턱전압 조절을 위한 이온을 틸티각으로 주입하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 3a 내지 도 3c는 본 발명에 의한 작은 폭을 가지는 트랜지스터의 문턱전압을 선택적으로 높이는 방법을 나타낸 공정단면도이다.

도 3a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(31)의 필드 영역을 선택적으로 제거하여 트랜치를 형성한 후, 상기 트랜치내부에 절연막을 매립하여 필드 절연막(32)을 형성한다.

도 3b에 도시한 바와 같이, 상기 필드 절연막(32)을 포함한 반도체 기판(31)의 전면에 포토레지스트(33)를 도포한 후, 노광 및 현상공정을 포토레지스트(33)를 패터닝하여 N-웰 영역을 정의한다.

이어, 상기 패터닝된 포토레지스트(33)를 마스크로 이용하여 노출된 반도체 기판(31)에 N-웰(N-well)/필드 스톱(Field Stop)/P 채널 문턱전압(P Channel VT) 조절을 위한 이온 등을 주입하여 반도체 기판(31)의 표면내에 N-웰 영역(34)을 형성한다.

도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(33)를 마스크로 이용하여 트랜지스터의 문턱전압을 증가시키기 위해 2차 VT이온을 틸티(Tilt)각을 주어서 주입한다.

여기서 상기 틸티각은 0도, 90도, 180도, 270도의 4각도에서 진행함으로써 트랜지스터의 배열 방향에 관계없이 작은 폭을 가지는 트랜지스터의 문턱전압만을 선택적으로 높일 수 있다.

한편, 도 4는 P-웰을 형성하기 위해 포토레지스트(33)를 마스크로 이용하여 P-웰이 형성되는 부위만 나타낸 단면도이다.

또한, 작은 폭을 가지는 트랜지스터의 문턱전압을 선택적으로 높이기 위하여실시하는 추가적인 문턱전압 조절용 이온주입시 사용하는 이온을 큰 폭을 가지는 트랜지스터의 문턱전압 조절용 이온주입 소오스와 동일한 종류를 사용하고, 이때의 이온주입 에너지를 최대 트랜치 깊이 내에 이온들이 분포하도록 조절한다.

도 3b 및 도 3c에서 설명한 방법과 동일하게 적용하여 P-웰(N-well)/필드 스톱(Field Stop)/N 채널 문턱전압(N Channel VT) 조절을 위한 이온을 주입하여 P-웰(35)을 형성하고, 계속해서 작은 폭을 갖는 NMOS 트랜지스터의 문턱전압을 선택적으로 높이기 위해서는 일정한 각도의 틸티(Tilt)를 주어서 추가적인 VT 이온을 주입한다.

도 5a 및 도 5b는 도 3b 및 도 3c와 도 4를 적용하여 트랜지스터를 형성한 이후 작은 폭을 가지는 트랜지스터와 큰 폭을 가지는 트랜지스터를 나타낸 평면도이다.

도 5a 및 도 5b에서와 같이, 틸티를 이용한 추가적인 VT 이온을 진행하며, 종래의 트랜지스터와 달리 필드 절연막(32)과 액티브의 경계면(B)에 높은 농도의 VT 조절하는 이온들이 많이 분포하고 있으며, 이 이온들은 LOCOS 공정을 적용한 소자에서와 동일한 원리에 의하여 작은 폭을 가지는 트랜지스터에서 역 좁은 폭 효과를 감소시킨다.

이상에서와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

즉, VT 조절을 위해 추가적인 틸티(Tilt)를 이용한 VT 이온을 주입하게 되면, 추가적인 마스크나 포토공정 없이 작은 폭을 가지는 트랜지스터의 문턱전압만 선택적으로 높일 수 있어 낮은 누설전류를 가지는 소자를 제조할 수 있다.

Claims (3)

1. 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 트랜치 구조를 갖는 소자 격리막을 형성하는 단계;

   상기 반도체 기판상의 일정영역에 포토레지스트를 형성하는 단계;

   상기 포토레지스트를 마스크로 이용하여 웰 영역, 필드 스톱, 문턱전압 조절을 위한 이온을 노출된 반도체 기판에 주입하는 단계;

   상기 포토레지스트를 마스크로 이용하여 문턱전압 조절을 위한 이온을 틸티각으로 주입하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 문턱전압 조절을 위한 추가적인 틸티 이온주입시 액티브 영역과 소자 격리막의 경계면에 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 틸티 이온주입은 0도, 90도, 180도, 270도의 4각도에서 진행함으로써 트랜지스터의 배열 방향에 관계없이 작은 폭을 가지는 트랜지스터의 문턱전압만을 선택적으로 높이는 것을 특징으로 하는 반도체 소자의 제조방법.