KR100601917B1 - 씨모스 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 게이트 스페이서 산화막을 형성한 후, 높은 에너지로 LDD를 주입함으로써, 낮은 에너지에 의한 장비 한계를 극복할 수 있도록 하는 CMOS 트랜지스터 제조 방법에 관한 것으로, 한 가지 타입을 가지는 실리콘 기판 상에 소자 분리를 위한 필드 산화막을 형성하고, 상기 실리콘 기판과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰을 형성하는 과정과; 게이트 산화막 및 폴리 크리스털을 차례로 증착하고 패턴을 형성하여 게이트 전극을 형성하는 과정과; 측벽 산화막을 증착하고, LDD 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과; 제 1 게이트 스페이서 산화막을 증착하고, LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과; 스페이서 질화막을 증착하고, 제 2 게이트 스페이서 산화막을 증착한 후, 스페이서 식각을 진행하여 게이트 스페이서를 형성하는 과정과; 하이 도즈 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역을 형성하는 과정을 포함하여 이루어지는 것이 바람직하다.
CMOS 트랜지스터, 제 1 게이트 스페이서 산화막, 높은 에너지, LDD 주입

Description

씨모스 트랜지스터 제조 방법{METHOD FOR MAKING CMOS TRANSISTOR}
도 1은 종래 기술에 따라 제조된 CMOS 트랜지스터의 일부를 나타낸 도면.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 CMOS 트랜지스터 제조 방법에 따라 제조된 CMOS 트랜지스터의 구성을 나타낸 도면.
도 10은 본 발명의 일 실시예에 따른 CMOS 트랜지스터 제조 방법에 따라 제조된 CMOS 트랜지스터의 구성을 나타낸 도면.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 CMOS 트랜지스터 제조 방법에 따라 제조된 CMOS 트랜지스터의 구성을 나타낸 도면.
*** 도면의 주요 부분에 대한 부호의 설명 ***
1, 21. 실리콘 기판, 2, 22. 필드 산화막,
3, 4, 23, 24. WELL, 5, 25. 게이트 산화막,
6;6a, 6b, 26;26a, 26b. 게이트 전극, 7, 27. 측벽 산화막,
8, 28. 제 1 게이트 스페이서 산화막, 9, 29. 스페이서 질화막,
10, 30. 제 2 게이트 스페이서 산화막,
11a/11b, 12a/12b, 13a/13b, 31a/31b, 32a/32b. 소오스/드레인 영역
본 발명은 CMOS 트랜지스터 제조 방법에 관한 것으로서, 특히 제 1 게이트 스페이서 산화막을 형성한 후, 높은 에너지로 LDD를 주입함으로써, 낮은 에너지에 의한 장비 한계를 극복할 수 있도록 하는 CMOS 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 점점 작아짐에 따라 반도체 소자의 피치(Pitch)가 감소하고, 이에 따라 트랜지스터의 채널 길이(Channel Length)도 현저히 감소하고 있다.
특히, 트랜지스터의 게이트 길이가 0.13㎛ 이하로 가면서는 얕은 접합(Shallow Junction) 및 슈퍼 스티프 채널 도핑(Super Steep Channel Doping)에 관한 연구 및 개발이 진행되고 있는 데, 얕은 접합을 형성하기 위해서는 매우 낮은 에너지의 주입(implant)이 진행되고, 이에 따른 공정의 쓰루우 풋(Through-Put)도 감소한다.
도 1을 참조하여 좀더 상세히 설명하면, 종래에는 딥 서브 마이크론 트랜지스터(Deep Sub-micron Transistor)의 접합을 형성하기 위해서 게이트 패턴을 형성한 후, 측벽 산화막(Side Wall Oxide)를 20Å 증착한 후, PMOS 트랜지스터의 얕은 접합을 위해 LDD 주입을 2-5KeV의 낮은 에너지로 주입한다.
이에 따라, 낮은 에너지를 이용함으로써, 장비의 불순물 이동 방향 쓰루스 풋이 떨어지고, 공정 마진이 감소하게 된다.
또한, 측면 확산(Lateral Diffusion)을 줄이기 위해 접합을 얕게 만들기 때문에, 살리사이드(Salicide) 공정 시의 접합 손실(Junction Loss)에 의한 누설 전류(Leakage Current)가 증가하게 되는 원인이 되어, 트랜지스터의 드레인 누설 전류의 증가 원인이 되고, 불순문의 측면 확산에 의하여 트랜지스터의 단채널 효과(Short Channel Effect)에 의한 트랜지스터 공정의 마진이 감소하고 있다.
이에 따라, PMOS 트랜지스터의 경우에는 트랜지스터 소오스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 방지하기 위해 소오스/드레인 주변에 웰(Wall) 농도보다 높은 농도의 불순물을 할로(Halo) 구조로 주입함으로써, 소오스/드레인의 공핍 영역의 길이를 축소시키게 되나, PMOS 트랜지스터의 퍼포먼스(Performance)가 낮아지게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 제 1 게이트 스페이서 산화막을 증착한 후, 높은 에너지를 이용하여 LDD(Lightly Doped Drain)를 주입함으로써, 낮은 에너지에 의한 장비의 한계를 극복하고, 원하는 조건의 접합 프로파일을 형성할 수 있도록 하는 CMOS 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 CMOS 트랜지스터 제조 방법은, 한 가지 타입을 가지는 실리콘 기판 상에 소자 분리를 위한 필드 산화막을 형성하고, 상기 실리콘 기판과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰을 형성하는 과정과; 게이트 산화막 및 폴리 크리스털을 차례로 증착하고 패턴을 형성하여 게이트 전극을 형성하는 과정과; 측벽 산화막을 증착하고, LDD 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과; 제 1 게이트 스페이서 산화막을 증착하고, LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과; 스페이서 질화막을 증착하고, 제 2 게이트 스페이서 산화막을 증착한 후, 스페이서 식각을 진행하여 게이트 스페이서를 형성하는 과정과; 하이 도즈 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역을 형성하는 과정을 포함하여 이루어지는 것이 바람직하다.
한편, 본 발명의 다른 실시예에 따른 CMOS 트랜지스터 제조 방법은, 한 가지 타입을 가지는 실리콘 기판 상에 소자 분리를 위한 필드 산화막을 형성하고, 상기 실리콘 기판과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰을 형성하는 과정과; 게이트 산화막 및 폴리 크리스털을 차례로 증착하고 패턴을 형성하여 게이트 전극을 형성하는 과정과; 측벽 산화막을 증착하고, 제 1 게이트 스페이서 산화막을 증착한 후, LDD 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하고, LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소 오스/드레인 영역을 형성하는 과정과; 스페이서 질화막을 증착하고, 제 2 게이트 스페이서 산화막을 증착한 후, 스페이서 식각을 진행하여 게이트 스페이서를 형성하는 과정과; 하이 도즈 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역을 형성하는 과정을 포함하여 이루어지는 것이 바람직하다.
나아가, 상기 PMOS 트랜지스터의 소오스/드레인 영역 형성에 사용되는 불순물로, B11, BF2가 존재하는 것이 바람직하다.
그리고, 상기 LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성할 때, 대략 10~50KeV 정도의 높은 에너지로 LDD 주입을 수행하는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 CMOS 트랜지스터 제조 방법에 대해서 상세하게 설명한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 CMOS 트랜지스터 제조 방법을 설명하기 위한 도이다.
우선, 도 2에 도시하는 바와 같이, 한 가지 타입을 가지는 실리콘 기판(1) 상에 소자 분리를 위해 실리콘을 식각한 후, 필드 산화막(2)을 증착하여 식각한 실리콘 부분을 채우고, CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시킨다.
그리고, 실리콘 기판(1)과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰(WELL)(3, 4)을 형성한다.
이후에는 도 3에 도시하는 바와 같이, 게이트 산화막(5)을 증착한 후, 폴리 크리스털(Poly-Crystal)을 증착하고 패턴을 형성하여 게이트 전극(6;6a, 6b)을 형성하고, 측벽 산화막(Side-Wall Oxidation)(7)을 대략 20~50Å 정도 증착하여 게이트 전극(6)의 데미지를 보완한다.
그리고, 도 4에 도시하는 바와 같이, LDD 주입 방식으로 NMOS 트랜지스터 게이트 전극(6a)의 양측 실리콘 기판(1) 내에 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(11a)을 형성한 다음, 도 5에 도시하는 바와 같이, 게이트 스페이서를 형성하기 위해 제 1 게이트 스페이서 산화막(8)을 대략 100~300Å 정도 증착하고, LDD 주입 방식으로 PMOS 트랜지스터 게이트 전극(6b)의 양측 실리콘 기판(1) 내에 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역(11b)을 형성한다.
전술한 바와 같이, LDD 주입 방식으로 PMOS 트랜지스터의 소오스/드레인 영역 형성에 사용되는 불순물로는 B11, BF2가 있다.
그리고, PMOS 트랜지스터 게이트 전극(6b)의 양측 실리콘 기판(1) 내에 불순물을 주입할 때, 10~50KeV의 높은 에너지로 LDD 접합을 위한 주입을 수행함으로써, 깊은 접합을 가지고 있으면서도, 측면으로 확산하는 불순물을 제어하여 단채널 효과를 극복할 수 있도록 한다.
이후에는, 도 6에 도시하는 바와 같이, 스페이서 질화막(9)을 대략 500~700Å 정도 증착하고, 제 2 게이트 스페이서 산화막(10)을 대략 100~300Å 정도 증착 한 후, 도 7에 도시하는 바와 같이, 스페이서 식각을 진행하여 게이트 스페이서를 형성한다.
그리고, 도 8 및 도 9에 도시하는 바와 같이, 하이 도즈(High Dose) 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역(12a, 12b)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 CMOS 트랜지스터 제조 방법에 따라 제조된 CMOS 트랜지스터의 구성은 도 10과 같다.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 CMOS 트랜지스터 제조 방법을 설명하기 위한 도이다.
우선, 도 11에 도시하는 바와 같이, 한 가지 타입을 가지는 실리콘 기판(21) 상에 소자 분리를 위해 실리콘을 식각한 후, 필드 산화막(22)을 증착하여 식각한 실리콘 부분을 채우고, CMP 공정을 통해 평탄화시킨다.
그리고, 실리콘 기판(21)과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰(WELL)(23, 34)을 형성한다.
이후에는 도 12에 도시하는 바와 같이, 게이트 산화막(25)을 증착한 후, 폴리 크리스털(Poly-Crystal)을 증착하고 패턴을 형성하여 게이트 전극(26;26a, 26b)을 형성하고, 측벽 산화막(Side-Wall Oxidation)(27)을 대략 20~50Å 정도 증착하여 게이트 전극(26)의 데미지를 보완한다.
그리고, 도 13에 도시하는 바와 같이, 게이트 스페이서를 형성하기 위해 제 1 게이트 스페이서 산화막(28)을 대략 100~300Å 정도 증착하고, LDD 주입 방식으 로 NMOS 트랜지스터 게이트 전극(26a)의 양측 실리콘 기판(21) 내에 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(31a)을 형성한 다음, LDD 주입 방식으로 PMOS 트랜지스터 게이트 전극(26b)의 양측 실리콘 기판(21) 내에 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역(31b)을 형성한다.
전술한 바와 같이, LDD 주입 방식으로 PMOS 트랜지스터의 소오스/드레인 영역 형성에 사용되는 불순물로는 B11, BF2가 있다.
그리고, PMOS 트랜지스터 게이트 전극(26b)의 양측 실리콘 기판(21) 내에 불순물을 주입할 때, 10~50KeV의 높은 에너지로 LDD 접합을 위한 주입을 수행함으로써, 깊은 접합을 가지고 있으면서도, 측면으로 확산하는 불순물을 제어하여 단채널 효과를 극복할 수 있도록 한다.
이후에는, 도 14에 도시하는 바와 같이, 스페이서 질화막(29)을 대략 500~700Å 정도 증착하고, 제 2 게이트 스페이서 산화막(30)을 대략 100~300Å 정도 증착한 후, 도 15에 도시하는 바와 같이, 스페이서 식각을 진행하여 게이트 스페이서를 형성한다.
그리고, 도 16 및 도 17에 도시하는 바와 같이, 하이 도즈(High Dose) 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역(32a, 32b)을 형성한다.
본 발명의 CMOS 트랜지스터 제조 방법은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 CMOS 트랜지스터 제조 방법에 따르면, 측벽 산화막을 형성한 후에 NMOS를 위한 LDD 주입을 수행하고, 제 1 게이트 스페이서 산화막을 증착한 후, PMOS를 위한 LDD 주입을 수행하되, 높은 에너지를 이용하여 LDD 주입을 수행함으로써, 깊은 접합을 가지면서도 측면으로 확산하는 불순물을 제어하여 단채널 효과를 극복할 수 있게 된다. 그리고, 낮은 에너지에 의한 장비의 한계를 극복하고, 원하는 조건의 접합 프로파일을 형성할 수 있게 됨에 따라, 공정의 쓰루우 풋도 증가하고, 트랜지스터의 퍼포먼스를 증가시킬 수 있게 된다.

Claims (4)

  1. 한 가지 타입을 가지는 실리콘 기판 상에 소자 분리를 위한 필드 산화막을 형성하고, 상기 실리콘 기판과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰을 형성하는 과정과;
    게이트 산화막 및 폴리 크리스털을 차례로 증착하고 패턴을 형성하여 게이트 전극을 형성하는 과정과;
    측벽 산화막을 증착하고, LDD 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과;
    제 1 게이트 스페이서 산화막을 증착하고, 10 내지 50KeV 높은 에너지의 LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과;
    스페이서 질화막을 증착하고, 제 2 게이트 스페이서 산화막을 증착한 후, 스페이서 식각을 진행하여 게이트 스페이서를 형성하는 과정과;
    하이 도즈 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역을 형성하는 과정을 포함하여 이루어지는 씨모스 트랜지스터 제조 방법.
  2. 한 가지 타입을 가지는 실리콘 기판 상에 소자 분리를 위한 필드 산화막을 형성하고, 상기 실리콘 기판과 다른 타입과 같은 타입의 불순물을 이온 주입하여 웰을 형성하는 과정과;
    게이트 산화막 및 폴리 크리스털을 차례로 증착하고 패턴을 형성하여 게이트 전극을 형성하는 과정과;
    측벽 산화막을 증착하고, 제 1 게이트 스페이서 산화막을 증착한 후, LDD 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하고, 10 내지 50KeV 높은 에너지의 LDD 주입 방식으로 불순물을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 과정과;
    스페이서 질화막을 증착하고, 제 2 게이트 스페이서 산화막을 증착한 후, 스페이서 식각을 진행하여 게이트 스페이서를 형성하는 과정과;
    하이 도즈 주입 방식으로 불순물을 주입하여 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 활성 영역을 형성하는 과정을 포함하여 이루어지는 씨모스 트랜지스터 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 PMOS 트랜지스터의 소오스/드레인 영역 형성에 사용되는 불순물로,
    B11, BF2가 존재하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  4. 삭제
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