KR100618908B1 - 게이트 저항을 개선한 반도체 소자 및 제조 방법 - Google Patents

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권형신
김석규
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삼성전자주식회사
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Abstract

본 발명은 게이트 저항을 개선한 반도체 소자 및 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판의 제1 및 제2영역 각각에 제1 및 제2 게이트들을 형성하고, 스페이서 형성을 위해 제1, 제2 및 제3층 순차적으로 형성하고, 전체 영역에서 제3층을 식각하여 스페이서 제1패턴을 형성한다. 제2영역 상의 2층 부분을 선택적으로 이방성 식각하여 스페이서 제2패턴을 형성하고, 제1영역 상의 제2층 부분을 식각하여 스페이서 제3패턴을 형성하며 스페이서 제2패턴을 함께 리세스(recess)하여 리세스된 스페이서 제2패턴을 형성한다. 제1층의 노출되는 부분을 선택적으로 제거하여 잔류하는 제1층의 부분 및 스페이서 제3패턴을 포함하는 제1스페이서 및, 잔류하는 제1층의 부분 및 리세스된 스페이서 제2패턴을 포함하여 낮은 높이를 가지는 제2스페이서를 형성한다. 제1 및 제2 게이트의 노출된 표면에 제1 및 제2실리사이드층을 형성하고, 절연층을 관통하여 제1게이트 상에 정렬되는 제1연결체 및 반도체 기판에 정렬되는 제2연결체를 형성한다.
코발트 실리사이드, 국부적 연결, 게이트 저항, 리세스 스페이서, L형 스페이서

Description

게이트 저항을 개선한 반도체 소자 및 제조 방법{Semiconductor device for improving resistance of gate and method of manufacturing the same}
도 1 내지 도 5는 종래의 반도체 소자의 게이트 저항 개선 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6은 본 발명의 실시예에 따른 게이트 저항을 개선한 반도체 소자를 설명하기 위해서 개략적으로 도시한 에스램(SRAM) 소자의 회로도이다.
도 7은 본 발명의 실시예에 따른 게이트 저항을 개선한 반도체 소자를 설명하기 위해서 개략적으로 도시한 에스램(SRAM) 소자의 레이아웃(layout) 도면이다.
도 8 내지 도 14는 본 발명의 제1실시예에 따른 게이트 저항을 개선한 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 15 내지 도 23은 본 발명의 제2실시예에 따른 게이트 저항을 개선한 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 게이트 저항을 개선한 반도체 소자 및 제조 방법에 관한 것이다.
반도체 소자가 고집적화되어 게이트 길이(gate length)가 100㎚ 이하로 축소됨에 따라, 게이트의 저항을 개선하고자하는 노력이 많이 이루어지고 있다. 예컨대, 도전성 폴리 실리콘(poly silicon)의 층을 포함하여 게이트를 형성한 후, 게이트 상에 코발트 실리사이드(CoSi2)의 층을 형성하여 게이트의 저항을 개선하고자 하는 시도가 이루어지고 있다.
그런데, 저항이 낮은 코발트 실리사이드층을 형성하기 위해서는, 코발트층과 게이트를 이루는 실리콘과의 접촉 면적을 보다 넓게 구현하는 것이 중요하다. 이를 위해서 게이트의 오픈(open) 면적을 증가시키고자 게이트 측벽에 도입되는 게이트 스페이서를 리세스(recess)하는 방법이 제시되고 있다.
이러한 경우 코발트 실리사이드층 상에 정렬되는 국부적 연결 배선(local interconnection) 또는 연결 콘택(interconnection contact)을 형성할 때, 리세스된 스페이서 구조의 낮은 높이에 의해서, 이러한 연결 배선 또는 연결 콘택과 하부의 실리콘 기판의 채널(channel)이 원하지 않게 전기적으로 연결되는 브리지(bridge) 불량이 발생할 수 있다.
도 1 내지 도 5는 종래의 반도체 소자의 게이트 저항 개선 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 종래의 반도체 소자 제조 방법은, 반도체 기판(10)에 소자 분리 영역(15)을 형성하고, 게이트 유전층(21) 및 게이트(23)를 형성한다. 이후에, 게이트(23) 측벽에 실리콘 산화물층(31) 및 실리콘 질화물층(33)의 스페이서가 형 성되고 리세스(recess)된다.
도 2를 참조하면, 게이트(25) 표면에 코발트 실리사이드층(40)이 형성되고, 그 상에 식각 종료층(50)이 형성된다.
도 3을 참조하면, 식각 종료층(50) 상에 절연층(60)이 형성되고, 절연층(60)을 관통하는 다양한 목적의 관통홀(through hole: 61, 63)들이 형성되게 된다. 그런데, 셀 영역의 제1관통홀(61)은 연결 콘택이나 국부적 연결 배선을 위해 코발트 실리사이드층(40) 상에 정렬되고, 페리 영역의 제2관통홀(63)은 금속 배선과의 연결을 위해 반도체 기판(10) 상에 정렬된다.
이에 따라, 제1관통홀(61)과 제2관통홀(63)의 깊이가 달라지게 된다. 따라서, 제1관통홀(61) 아래의 식각 종료층 부분(51)이 노출된 후에도, 제2관통홀(63)은 오픈되지 않고 아래에 일정 두께의 절연층 부분(55)이 잔류하게 된다. 이러한 절연층 부분(55)이 계속 식각 제거되는 동안, 제1관통홀(61) 아래의 식각 종료층 부분(51)이 식각을 저지하고 있어야 하나, 경우에 따라 식각 종료층 부분(51)이 모두 소실될 수도 있다.
이러한 경우 도 4에 제시된 바와 같이 식각이 계속 진행될 때, 스페이서(31, 33)가 리세스되어 그 높이가 낮아진 상태이므로, 하부의 스페이서의 실리콘 산화물층(31)이 노출되어 식각 소실될 수 있다. 더욱이, 관통홀(61, 63)들을 위해 절연층(60)을 식각하는 과정을 종료한 후, 노출된 식각 종료층(50) 부분을 제거하는 식각 과정에서 이러한 실리콘 산화물층(31)은 크게 소실될 수 있다.
따라서, 노출된 실리콘 산화물층(31)은 이러한 식각 또는/및 식각 종료층 제 거 과정에서 모두 소실되어 하부의 반도체 기판(10) 부분, 즉, 트랜지스터의 채널 또는 정션(junction) 부분의 표면이 노출되는 불량이 발생되기가 매우 용이하다. 즉, 제1관통홀(61) 바닥에 반도체 기판(10) 표면을 노출하는 원하지 않는 브리지 홀(bridge hole: 66)일 발생될 수 있다.
도 5에 제시된 바와 같이 관통홀(61, 63)을 텅스텐층 등으로 채워 제1연결체(71) 및 제2연결체(73)를 형성할 수 있다. 이때, 셀 영역의 연결 콘택 또는 국부적 연결체로 형성되는 제1연결체(71)가 브리지 홀(66) 내로 연장되어 이러한 브리지 홀(66)을 채우는 브리지부(72)가 형성될 수 있다. 이러한 브리지부(72)에 의해 제1연결체(71)와 반도체 기판(10)이 전기적으로 원하지 않게 연결 또는 단락되는 불량이 발생될 수 있다.
이러한 브리지(72)의 발생은 결국 셀(cell) 영역에서 게이트(23) 상에 정렬되는 제1관통홀(61)이 요구되므로, 셀 영역에서의 리세스 스페이서 구조(31, 33)에 기인하는 것으로 이해될 수 있다. 따라서, 이러한 셀 영역에서의 브리지(72) 발생을 방지하며 반도체 트랜지스터 소자의 게이트 저항을 개선할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 셀 영역에서의 게이트에 정렬되는 국부적 연결체나 연결 콘택이 하부의 기판과 브리지되는 불량을 방지하며 게이트의 저항을 개선할 수 있는 반도체 소자 및 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판의 제1영역 상에 제1게이트 및 제2영역 상에 제2게이트를 형성하는 단계, 상기 제1 및 제2게이트를 덮는 절연 물질의 제1층, 상기 제1층과 다른 절연 물질의 제2층 및 상기 제2층과 다른 절연 물질의 제3층을 순차적으로 형성하는 단계, 상기 제3층을 상기 제2층을 식각 종료점으로 이용하여 이방성 식각하여 상기 제3층의 스페이서 제1패턴을 형성하는 단계, 상기 제1영역 상을 가리고 상기 제2영역 상을 노출하는 식각 마스크(mask)를 형성하는 단계, 상기 식각 마스크에 의해서 노출되는 상기 2층 부분을 선택적으로 이방성 식각하여 상기 제2층의 스페이서 제2패턴을 상기 제2영역 상에 형성하는 단계, 상기 식각 마스크를 제거하는 단계, 상기 제1영역의 노출된 상기 제2층 부분을 선택적으로 식각하여 상기 제2층의 스페이서 제3패턴을 상기 제1영역 상에 형성하며 상기 스페이서 제2패턴을 리세스하여 리세스된 스페이서 제2패턴을 형성하는 단계, 상기 스페이서 제1패턴 및 상기 제1층의 노출되는 부분을 선택적으로 제거하여 상기 제1게이트의 상측 표면을 노출하며 상기 제1게이트에 대등한 높이를 가지는 상기 제1층의 부분 및 상기 스페이서 제3패턴을 포함하는 제1스페이서 및, 상기 제2게이트의 상측 측면을 노출하게 리세스되는 상기 제1층의 부분 및 상기 리세스된 스페이서 제2패턴을 포함하여 상기 제1스페이서에 비해 낮은 높이를 가지는 제2스페이서를 형성하는 단계, 상기 노출된 제1게이트의 상측 표면에 제1실리사이드층 및 노출된 상기 제2게이트의 상측 표면 및 측면 표면에 제2실리사이드층을 형성하는 단계, 상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단계, 상기 제1게이트 상에 정렬되게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계, 및 상기 제1관통홀을 채우는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판의 제1영역 상에 다수의 제1게이트들 및 제2영역 상에 제2게이트를 형성하는 단계, 상기 제1게이트 측벽에 상기 제1게이트에 대등한 높이의 "L"자형 제1스페이서를 형성하며 상기 제2게이트 측벽에 상기 제1스페이서 보다 낮은 "L"자형 제2스페이서를 형성하는 단계, 상기 스페이서들에 의해 노출된 상기 제1게이트의 표면에 제1실리사이드층 및 상기 제2게이트의 표면에 제2실리사이드층을 형성하는 단계, 상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단계, 상기 제1게이트 상에 정렬되어 상기 이웃하는 제1게이트들을 상측으로 연결하게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계, 및 상기 제1관통홀을 채워 상기 제1게이트들을 연결하는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판의 제1영역 상에 다수의 제1게이트들 및 제2영역 상에 제2게이트를 형성하는 단계, 상기 제1게이트 측벽에 상기 제1게이트에 대등한 높이의 제1스페이서를 형성하며 상기 제2게이트 측벽에 상기 제1스페이서 보다 낮은 제2스페이서를 형성하는 단계, 상기 스페이서들에 의해 노출된 상기 제1게이트의 표면에 제1실리사이드층 및 상기 제2게이트의 표면에 제2실리사이드층을 형성하는 단계, 상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단 계, 상기 제1게이트 상에 정렬되게 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계, 및 상기 제1관통홀을 채워 상기 제1게이트에 연결하는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 반도체 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점에 따르면, 반도체 기판의 제1영역 상의 제1게이트 및 제2영역 상의 제2게이트, 상기 제1게이트 측벽에 형성되되 상기 제1게이트와 대등한 높이의 제1스페이서, 상기 제2게이트 측벽에 형성되되 상기 제1스페이서 보다 낮은 높이로 형성되어 상기 제2게이트의 측벽 상측 표면을 노출하는 제2스페이서, 상기 제1게이트 상에 도입된 제1실리사이드층, 상기 제2게이트 상에 상기 제2스페이서에 의해 상기 제1실리사이드층 보다 두껍게 형성된 제2실리사이드층, 상기 제1 및 제2실리사이드층을 덮는 절연층, 상기 제1게이트 상에 정렬되게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀, 및 상기 제1관통홀을 채우는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 포함하는 반도체 소자를 제시한다.
상기 제1게이트는 상기 반도체 기판의 제1영역으로 설정되는 셀(cell) 영역 상의 트랜지스터 소자의 게이트로 형성되고 상기 제2게이트는 상기 반도체 기판의 제2영역으로 설정되는 페리 영역(peripherical region)의 트랜지스터 소자의 게이트로 형성되는 것일 수 있다.
상기 제1게이트는 상기 셀(cell) 영역 상의 에스램(SRAM) 소자를 구성하는 트랜지스터 소자의 게이트로 형성되는 것일 수 있다.
상기 제1연결체는 상기 에스램(SRAM) 소자를 구성하는 트랜지스터 소자들의 게이트들을 상호 연결시키는 국부적 연결체로 형성되는 것일 수 있다.
상기 제2스페이서에 의해 상기 제2실리사이드층은 상기 제1실리사이드층의 두께에 비해 더 두껍게 형성될 수 있다.
상기 절연층을 형성하는 단계 이전에 상기 관통홀을 형성할 때 식각 종료점으로 이용되는 식각 종료층을 실리콘 산질화물층을 포함하여 형성할 수 있다.
상기 제1층은 대략 10Å 내지 200Å 두께의 실리콘 산화물층을 포함하고, 상기 제2층은 대략 100Å 내지 500Å 두께의 실리콘 질화물층을 포함하고, 상기 제3층은 대략 100Å 내지 500Å 두께의 실리콘 산화물층을 포함할 수 있다.
상기 제1스페이서는 상기 제1게이트에 대등한 높이로 "L"자형 스페이서로 형성되고, 상기 제2스페이서는 상기 제1스페이서에 비해 대략 100 내지 500Å 정도 낮은 높이로 "L"자형 스페이서로 형성될 수 있다.
상기 스페이서 제3패턴 및 리세스된 스페이서 제2패턴을 형성하는 단계는 상기 제1게이트 상의 상기 제1층 부분이 잔류하되 상기 제2게이트의 상측 표면이 노출되게 수행될 수 있다.
상기 반도체 기판의 제3영역 상에 상기 제1게이트와 함께 형성되는 제3게이트를 형성하는 단계, 상기 제3게이트의 측벽에 상기 스페이서 제3패턴과 함께 형성되는 스페이서 제4패턴, 상기 리세스된 스페이서 제2패턴과 함께 형성되는 리세스된 스페이서 제5패턴 및 상기 제2게이트의 상측 표면이 노출될 때 함께 노출되는 상기 제3게이트의 측벽에 잔존하는 상기 제1층 부분을 포함하는 제3스페이서를 형 성하는 단계, 및 상기 실리사이드 형성 이전에 상기 제3영역 상을 덮어 상기 실리사이드 반응으로부터 보호하는 실리사이드 블록킹 층(SBL)을 형성하는 단계를 더 포함할 수 있다.
상기 제1스페이서는 상기 제1게이트 측벽에 부착된 스페이서 제1패턴, 및 상기 스페이서 제1패턴과 다른 절연 물질을 포함하여 "L"자 형태로 형성된 스페이서 제2패턴을 포함하고, 상기 제2스페이서는 스페이서 제1패턴 보다 낮은 높이의 스페이서 제3패턴, 및 상기 스페이서 제2패턴 보다 낮은 높이로 "L"자 형태로 형성된 스페이서 제4패턴을 포함할 수 있다.
이때, 상기 반도체 기판의 제3영역 상에 형성된 제3게이트, 상기 제3게이트 및 인근하는 상기 반도체 기판 상을 직접적으로 덮는 실리사이드 블록킹 층(SBL), 및 상기 제3게이트 측벽에 상기 스페이서 제1패턴과 동일한 형태의 스페이서 제5패턴, 상기 스페이서 제4패턴과 동일한 형태의 스페이서 제5패턴 및 상기 스페이서 제5패턴 상에 정렬된 상기 스페이서 제5패턴과 다른 절연 물질의 스페이서 제6패턴을 포함하는 제3스페이서를 더 포함할 수 있다.
본 발명에 따르면, 셀 영역에서의 게이트에 정렬되는 국부적 연결체나 연결 콘택이 하부의 기판과 브리지되는 불량을 방지하며 게이트의 저항을 개선할 수 있는 반도체 소자 및 제조 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 반도체 기판 상에 바람직하게 폴리 실리콘을 포함하여 구현된 게이트 상에 코발트 실리사이드와 같은 실리사이드층을 도입하여 게이트 저항을 낮게 개선하는 방법을 제시한다.
반도체 기판 상에 구현되는 소자는 반도체 기판의 영역 별로 다른 목적을 위한 소자들로 구성될 수 있다. 이를 이용하여, 보다 고속의 동작을 요구하는 소자들이 형성되는 영역, 예컨대, 페리 영역(periphery region)에서는 보다 두꺼운 두께의 바람직하게 코발트 실리사이드층이 구현되게 리세스 스페이서 구조를 선택적으로 도입하는 기술을 제시한다.
이때, 셀 영역에는 에스램(SRAM) 소자와 같이 게이트에 정렬되는 연결 콘택이나 국부적 연결체가 요구되는 소자가 형성될 수 있다. 따라서, 셀 영역에는 리세스 스페이서를 도입하지 않고 게이트 측벽을 모두 가리는 높은 높이의 스페이서가 도입된다.
따라서, 본 발명의 실시예에서는 반도체 기판의 영역별로 다른 구조의 스페이서들을 선택적으로 도입하여, 스페이서 높이가 낮아짐에 따라 발생되는 게이트 연결 콘택 또는 게이트 연결 국부적 연결체와 기판과의 원하지 않는 단락 또는 브리지 발생을 방지할 수 있다.
한편, 본 발명의 실시예에서는 "L"자형 스페이서를 도입할 수 있다. 이에 따 라, 정전기 제거를 위한 영역(ESD: ElectroStatic Discharging region)을 채널과 드레인/소스 영역 사이에 구비한 소자를 구현할 수 있다. 이때, 정전기 방지용 트랜지스터 소자 등과 같은 소자는 그 상에 실리사이드 블록킹 층(SBL)을 수반하여 코발트 실리사이드층이 도입되지 않게 SBL 영역에 도입된다.
본 발명의 실시예는 셀 영역에 에스램(SRAM) 소자가 형성되고, 페리 영역에 게이트의 저항을 크게 감속시키는 것이 요구되는 고속 동작 소자를 구현하는 경우를 예로 들어 설명한다.
도 6은 본 발명의 실시예에 따른 게이트 저항을 개선한 반도체 소자를 설명하기 위해서 개략적으로 도시한 에스램(SRAM) 소자의 회로도이다. 도 7은 본 발명의 실시예에 따른 게이트 저항을 개선한 반도체 소자를 설명하기 위해서 개략적으로 도시한 에스램(SRAM) 소자의 레이아웃(layout) 도면이다.
도 6을 참조하면, SRAM 소자는 PMOS 트랜지스터 및 NMOS 트랜지스터들이 플립플롭(flip-flop) 회로를 구성하고 있다. 예컨대, 2 개의 풀 다운 트랜지스터(PD Tr: Pull Down Transistor)와 2 개의 풀 업 트랜지스터(PU tr: Pull Up Transistor)가 플립플롭 형태로 연결되고 있으며, 이러한 트랜지스터들에 2개의 패스 트랜지스터(PS)가 더해져 SRAM 소자가 구성되고 있다. 플립플롭 회로에는 비트 라인(B/L) 1 및 2가 연결되고, PS 트랜지스터의 게이트에는 워드 라인(W/L)이 연결된다.
도 7을 참조하면, 이러한 SRAM 소자는 반도체 기판(100) 상에 바람직하게 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)로 형성되는 소자 분리 영역 (150)으로 설정된 활성 영역(110) 상에 게이트(230)가 형성되어 구성될 수 있다.
이때, PS 트랜지스터들의 게이트(230)들은 하나의 W/L에 접속되는 데, 이를 위해서 이웃하는 PS 트랜지스터들의 게이트(230)들을 연결하는 국부적 연결체(700)가 게이트(230)를 노출하고 연장되는 관통홀을 채우는 콘택 형태로 도입되고 있다. 이러한 국부적 연결체(710)는 길게 연장되어 W/L로 이용될 수 있는 데, 이를 위해서 국부적 연결체(710)를 위해 준비되는 관통홀은 게이트(230)를 노출하게 절연층 상으로 길게 라인(line) 형태로 연장되는 형상으로 형성되게 된다.
또 다른 제2의 국부적 연결체(700)는 플립플롭 회로를 구성하는 PU 및 PD 트랜지스터들을 상호 연결시키게 도입될 수 있다. 이때, 이러한 제2의 국부적 연결체(700)는 게이트(230)와 다른 트랜지스터의 소스/드레인 영역을 연결시키게 도입될 수 있다. 이에 따라, 콘택 지점(701)들에서는 서로 다른 깊이의 관통홀들이 형성되게 되며 이러한 관통홀들이 마치 연결된 것과 같이 이해될 수 있는 관통홀들이 절연층에 형성되게 된다. 또한, 기판(100) 상을 노출하는 관통홀에 형성된 연결 콘택(750) 또한 B/L 등과의 접속을 위해 구비될 수 있다.
이와 같이, 셀 영역에 SRAM 소자를 구현할 때, 국부적 연결체 또는 연결 콘택을 위한 관통홀들은 게이트(230) 표면을 노출하게 정렬되거나 또는 반도체 기판(100) 표면을 직접적으로 노출하게 정렬된다. 이에 따라, 비록 동일한 공정에서 함께 형성되지만 서로 다른 깊이를 가지는 관통홀들을 형성하는 과정이 도입될 수 있다.
이러한 관통홀 형성 과정은 게이트(230)에 바람직하게 코발트 실리사이드층 을 형성하는 과정에 도 4 및 도 5를 참조하여 설명한 바와 같이 산화물의 원하지 않은 소실을 유발하여 브리지 불량을 발생하는 요인으로 작용할 수 있다.
이를 극복하기 위해서 본 발명의 실시예에서는 바람직하게 SRAM 소자가 구성되는 셀 영역의 게이트(230)에는 정상적인 스페이서 구조를 측벽에 도입하고, 그 외 페리 영역이나 SBL 영역에는 높이가 낮아진 리세스 스페이서 구조를 도입한다. 이에 따라, 셀 영역의 게이트(230)에는 상대적으로 높은 높이의 스페이서가 형성되게 된다. 따라서, 이러한 정상적인 스페이서는 관통홀 형성 과정에서 충분히 유지될 수 있는 높이 또는 두께를 가지므로, 반도체 기판(100)의 표면이 노출되는 불량이 방지되게 된다. 이에 따라, 셀 영역에서의 게이트 저항 불량 또는 불량 산포의 확대 등이 방지될 수 있다.
또한, 페리 영역이나 SBL 영역에서는 리세스 스페이서 구조가 도입되므로, 실리사이드 과정에 노출되는 게이트(230) 표면의 확장을 구현할 수 있다. 따라서, 형성되는 코발트 실리사이드층의 접촉 면적 및 두께가 증대될 수 있다. 이에 따라, 게이트(230) 저항의 감소를 크게 구현할 수 있어, 페리 영역에 형성되는 고속 동작 소자에서 요구되는 매우 낮은 게이트 저항의 요구를 충족시킬 수 있다.
도 8 내지 도 14는 본 발명의 제1실시예에 따른 게이트 저항을 개선한 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 8을 참조하면, 셀 영역 및 페리 영역을 포함하는 반도체 기판(100) 상에 게이트 유전층(210)을 수반하는 게이트(231, 235)를 형성한다. 이때, 활성 영역은 소자 분리 영역(150)에 의해 설정되게 된다. 게이트 유전층(210)은 실리콘 산화물 층 등으로 형성될 수 있다.
게이트(231, 235)는 도전성 폴리 실리콘층을 바람직하게 포함하여 형성될 수 있으며, 대략 100㎚ 이하의 선폭으로 패터닝된다. 이때, 게이트(231, 235)의 상측 표면에서의 폭은 대략 80㎚ 정도일 수 있다. 게이트(231, 235)는 대략 2000Å 정도 두께로 형성될 수 있는 데, 현재 소자의 축소화에 의해 대략 1500Å 두께로 바람직하게 형성될 수 있다.
게이트(231, 235)를 형성한 후, 게이트(231, 235) 인근의 반도체 기판(100) 영역에 불순물을 이온 주입하여 LDD(Lightly Doped Drain) 영역(도시되지 않음)을 형성할 수 있다.
이후에, 게이트(231, 235)의 측벽에 스페이서(spacer)를 형성하기 위한 스페이서 공정을 수행한다. 예컨대, 상호 간에 식각 선택비를 가지는 다른 절연층들을 순차적으로 형성하고 이를 이방성 식각하여 스페이서를 형성할 수 있다. 이를 위해 먼저 게이트(231, 235)를 덮는 바람직하게 실리콘 산화물층의 제1층(310) 및 바람직하게 실리콘 질화물층의 제2층(330)을 순차적으로 형성한다. 제1층(310)은 중간 온도의 산화물(MTO: Middle Temperature Oxide)을 대략 100 내지 200Å 정도 증착하여 형성할 수 있고, 제2층(330)은 보다 두꺼운 두께, 예컨대, 대략 400Å 정도 두께로 형성할 수 있다.
도 9를 참조하면, 제2층(330) 및 제1층(310)을 스페이서 제1식각(spacer first etch), 즉, 이방성 식각하여 스페이서(311, 331)를 형성한다. 이때, 이러한 스페이서(311, 331)는 게이트(231, 235)의 측벽을 모두 가리게 부착된 형상의 정상 적인 제1스페이서(301)로 형성된다. 이때, 제1층(310)은 라이너(liner) 형태로 버퍼층(buffer layer)으로서의 기능을 하는 것으로 이해될 수 있다.
이때, 제1스페이서(301)를 형성할 때 스페이서(301) 바깥으로 노출되어 상기 반도체 기판(100) 상으로 연장되는 제1층(310) 부분(312)이 일부 두께 잔류하게 한다. 예컨대, 제1층의 잔류 부분(312)은 대략 50 - 100Å 정도 두께가 잔류하도록 식각 시간을 조절한다. 즉, 스페이서 식각 시 과도 식각(over etch) 시간을 감소시겨 제1층 잔류 부분(312)이 일정 두께로 잔류되도록 한다. 이러한 부분은 후속되는 스페이서 제2식각에서 반도체 기판(100) 부분을 식각으로부터 보호하는 역할을 할 수 있다.
제1층(310)의 게이트(231, 235)의 상면을 덮는 부분은 이때 모두 제거되어 게이트(231, 235)의 상면은 노출될 수 있다.
이후에 도시하지는 않았지만, 제1스페이서(311, 331)를 마스크로 노출된 반도체 기판(100)에 소스/드레인 영역을 형성하기 위한 이온 주입 과정을 수행할 수 있다.
도 10을 참조하면, 바람직하게 제1게이트(231)들에 정렬되는 제1관통홀들이 형성될 영역, 예컨대, 셀 영역을 덮고, 바람직하게 기판(100)에 정렬되는 제2관통홀들이 형성될 영역, 예컨대, 페리 영역을 노출하는 식각 마스크(etch mask: 800)를 형성한다. 이러한 식각 마스크(800)는 포토리소그래피(photolithography) 과정으로 형성되는 포토레지스트 패턴을 포함할 수 있다.
연후에, 식각 마스크(800)에 의해서 노출되는 페리 영역에 선택적으로 스페 이서 제2식각 과정을 수행한다. 이에 따라, 식각 마스크(800)에 의해 노출된 페리 영역 상의 제1스페이서(301)가 리세스되어 그 높이가 낮아진다. 이에 따라, 셀 영역의 제1게이트(231)의 측벽에서는 정상적인 높이의 제1스페이서(301)가 잔존하고, 페리 영역의 제2게이트(235)의 측벽에는 상대적으로 높이가 낮아진 제2스페이서(313, 333)가 형성되게 된다.
제2스페이서(303)는 제1스페이서(301)에 비해 상대적으로 높이가 낮게 된다. 이때, 제2스페이서(303)는 제1스페이서(301)에 비해 대략 100 내지 500Å 정도, 바람직하게 대략 350Å 정도 높이가 더 낮을 수 있다. 이에 따라, 제2게이트(235)의 상측 측벽 부분이 노출되어 제2게이트(235)의 노출되는 표면적은 제1게이트(231)에 비해 더 커지게 된다. 이때, 제1층의 잔류 부분(312)의 두께는 더 낮아질 수 있다.
도 11을 참조하면, 식각 마스크(800)를 선택적으로 제거하고, 제1게이트(231) 및 제2게이트(235)의 표면에 각각 제1실리사이드층(401) 및 제2실리사이드층(405)을 형성한다.
예컨대, 식각 마스크(800)를 제거된 결과물 상에 산화물 세정 과정을 수행한다. 이때, 제1층의 잔류 부분(312)은 제거될 수 있다. 이후에, 세정된 결과물 상에 금속층, 예컨대, 코발트층을 증착하고, 대략 400℃ 정도 온도에서 제1열처리하여 실리사이드화 과정을 수행한다. 이후에, 실리사이드화 반응에 참여되지 않은 코발트 금속층 부분을 화학적 습식 스트립(chemical wet strip) 등으로 선택적으로 제거한다.
이에 따라, 노출된 제1 및 제2게이트(231, 235) 표면에 각각 코발트 실리사 이드의 제1 및 제2실리사이드층(401, 405)이 형성되고, 역시 노출된 반도체 기판(100)의 표면에 소스/드레인 전극으로 이용될 수 있는 제3실리사이드층(407)이 형성된다. 이때, 코발트층과 접촉 계면이 상대적으로 넓게 구현된 제2게이트(235) 상에 제1실리사이드층(401)에 비해 상대적으로 넓은 접촉 계면 면적을 가지고 상대적으로 더 두꺼운 제2실리사이드층(405)이 형성된다.
이는 실리사이드화 반응이 실리콘과 금속간의 접촉 계면에 크게 의존하기 때문이다. 이에 따라, 제2실리사이드층(405)은 제1실리사이드층(401)에 비해 대략 50Å 내지 대략 300Å 정도까지 더 두껍게 형성될 수 있다.
이후에, 코발트 실리사이드층의 저항 감소를 위해 대략 800℃ 온도에서 제2열처리를 수행한다. 이러한 열처리들은 급속 열처리 시스템(RTS: Rapid Temperature System)에서 수행될 수 있다.
도 12를 참조하면, 실리사이드층(401, 405, 407) 등을 덮는 식각 종료층(500)을 예컨대 수십 Å의 두께, 바람직하게 60Å 두께의 실리콘 산질화물(SiON)층을 포함하여 형성한다.
도 13을 참조하면, 식각 종료층(500) 상에 절연층(600)을 바람직하게 실리콘 산화물층을 포함하여 형성한다. 이후에, 절연층(600)을 포토리소그래피 및 식각과정을 이용하여 선택적으로 식각하여 절연층(600)에 관통홀(501, 503)을 형성한다.
제1관통홀(501)은 도 7에 제시된 바와 같이 패스 트랜지스터들의 게이트(730)들을 연결하는 W/L로 이용되는 제1국부적 연결체(710)를 위해서 제1게이트(231)에 정렬되게 형성될 수 있다. 이에 반해, 제2관통홀(53) 금속 배선 등에 접속 되기 위해 제2게이트(235) 옆을 지나 반도체 기판(100)을 노출하게 형성될 수 있다.
제1관통홀(501)이 제1게이트(401) 상에 정렬되어 제1실리사이드층(401)을 노출하게 형성되고, 제2관통홀(503)이 제2게이트(235) 옆의 반도체 기판(100)의 표면을 노출하게 형성되므로, 이러한 제1관통홀(501)과 제2관통홀(503)의 깊이는 달라지게 된다. 따라서, 보다 얕은 깊이를 가지는 제1관통홀(501)이 형성된 이후에도, 제2관통홀(503)을 오픈하기 위해서 식각 과정은 계속 수행되게 된다.
이때, 제1관통홀(501)에 열린 식각 종료층(500) 부분이 이러한 식각 과정이 계속 수행되는 과정에서 식각을 저지하여야 하나, 종종 이러한 식각 종료층(500) 부분이 소실되어 하부의 제1실리사이드층(401) 옆의 제1스페이서(301) 부분이 노출될 수 있다. 이때, 제1스페이서(301)를 이루는 실리콘 산화물의 제1층(311) 부분이 이러한 식각에 의해 일부 소실될 수 있다. 또한, 관통홀(501, 503)을 형성하는 식각 과정을 식각 종료층(500) 부분의 검출로 종료한 후, 노출된 식각 종료층(500) 부분을 식각 제거하는 과정에서 이러한 제1층(311) 부분은 일부 소실될 수 있다.
그럼에도 불구하고, 본 발명의 실시예에서는 제1관통홀(501) 아래의 제1스페이서(301)가 정상적인 스페이서 형태로 높이가 상당히 높다. 이에 따라, 제1스페이서(301)의 제1층(311)의 수직 두께 또한 충분한 두께, 예컨대, 제1게이트(231)의 두께에 대등한 대략 1500Å 이상으로 유지될 수 있다.
따라서, 제1스페이서(301)의 제1층(311)이 식각 과정 또는/ 및 후속의 식각 종료층 제거 과정에서 일부 소실되더라도, 충분한 두께가 잔류될 수 있다. 이에 따 라, 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1관통홀이 아래로 연장되어 하부의 반도체 기판 표면이 노출되는 것이 효과적으로 방지될 수 있다.
도 14를 참조하면, 제1 및 제2관통홀(501, 503)을 채우는 국부적 연결체로 이용될 수 있는 제1연결체(710) 및 연결 콘택으로 이용될 수 있는 제2연결체(720)를 형성한다. 구체적으로 제1 및 제2관통홀(501, 503)을 세정한 후, 제1 및 제2관통홀(501, 503)을 채우는 도전층, 예컨대, 텅스텐(W)을 형성한 후, 화학기계적 연마(CMP: Chemical Mechanical Polishing) 등으로 평탄화한다. 이때, 텅스텐층은 하부에 장벽 금속층(BM: Barrier Metal layer)을 수반하여 형성될 수 있다. 이에 따라, 제1게이트(231)에 전기적으로 연결되는 제1연결체(710) 및 반도체 기판(100)에 전기적으로 연결되는 제2연결체(720)를 형성할 수 있다.
제1연결체(710)는 도 7에 제시된 바와 같이 트랜지스터들의 게이트들 상호 간을 연결시켜주는 국부적 연결체로 이용될 수 있다. 제2연결체(720)는 페리 영역에서 반도체 기판(100)과 상부의 배선을 연결시켜 주는 연결 콘택으로 이용될 수 있다.
도 15 내지 도 23은 본 발명의 제2실시예에 따른 게이트 저항을 개선한 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 본 발명의 제2실시예에서는 "L" 자형 스페이서 구조를 도입하는 경우를 예로 들어 설명한다. 이러한 "L"자형 스페이서는 트랜지스터에 정전기 발생을 방지할 수 있는 효과를 구현할 수 있다. 즉, 트랜지스터의 정션에 ESD(ElectroStatic Discharging) 영역을 구비하게 하는 데 "L"자형 스페이서가 이용될 수 있다.
또한, 본 발명의 제2실시예는 정전기 방지용 트랜지스터와 같이 실리사이드 블록킹 층(SBL)을 도입하는 소자가 페리 영역의 SBL 영역에 도입되는 경우를 예로 들어 설명한다.
도 15를 참조하면, 셀 영역 및 페리 영역, SBL 영역을 포함하는 반도체 기판(100) 상에 게이트 유전층(210)을 수반하는 게이트(231, 235, 237)를 도 8을 참조하여 설명한 바와 마찬가지로 형성한다. 이후에 LDD를 위한 이온 주입 과정을 수행할 수 있다.
이후에, 게이트(231, 235, 237)의 측벽에 "L" 자형 스페이서를 형성하기 위한 스페이서 공정을 수행한다. 예컨대, 상호 간에 식각 선택비를 가지는 다른 절연층들을 적어도 3층을 순차적으로 형성하고 이를 이방성 식각하여 스페이서를 형성할 수 있다.
이를 위해 먼저 게이트(231, 235, 237)를 덮는 바람직하게 실리콘 산화물층의 제1층(310) 및 바람직하게 실리콘 질화물층의 제2층(330), 바람직하게 실리콘 실리콘층의 제3층(350)을 순차적으로 형성한다. 제1층(310)은 대략 10Å 내지 200Å 정도 증착하여 형성할 수 있고, 제2층(330)은 보다 두꺼운 두께, 예컨대, 대략 100 내지 500Å 정도 두께, 바람직하게 400Å 정도 두께로 형성할 수 있다. 제3층(350)은 실리콘 산화물층을 대략 100 - 500Å 정도 두께, 바람직하게 300Å 두께로 형성할 수 있다.
도 16을 참조하면, 제3층(350)을 제2층(330)의 표면이 노출되게 스페이서 제1식각, 즉, 이방성 식각하여 스페이서 제1패턴(351)으로 형성한다. 이때, 제2층 (330)의 식각 종료층의 역할을 하게 된다.
도 17을 참조하면, 바람직하게 제1게이트(231)들에 정렬되는 제1관통홀들이 형성될 영역, 예컨대, 셀 영역을 덮고, 바람직하게 제2게이트(235) 인근의 기판(100)에 정렬되는 제2관통홀들이 형성될 영역, 예컨대, 페리 영역 또는/ 및 제3게이트(237)가 형성된 SBL 영역을 노출하는 제2식각 마스크(850)를 형성한다.
연후에, 식각 마스크(850)에 의해서 노출되는 페리 영역 또는/ 및 SBL 영역에 선택적으로 스페이서 제2식각 과정을 수행한다. 스페이서 제2식각은 제1층(310)을 식각 종료층으로 하여 제1층(310)의 표면이 노출되게 수행되되, 제2층(330)을 식각 대상으로 하여 제1층(310) 및 스페이서 제1패턴(351)에 대해서 선택적으로 수행된다. 이에 따라, "L" 자 형태의 제2층 패턴인 스페이서 제2패턴(335)이 형성된다.
이때, 하부의 제1층(310)의 노출된 기판(100) 상의 부분(315) 및 노출된 제2 및 제3게이트(235, 237) 상의 부분(316)은 일부 두께로 잔존하도록 한다. 예컨대, 두께가 약간 감소된 대략 90Å 정도 두께가 잔류하도록 한다.
도 18을 참조하면, 제2식각 마스크(850)를 선택적으로 제거한다.
도 19를 참조하면, 셀 영역에 잔존하는 제2층(330) 및, 페리 영역 및 SBL 영역의 스페이서 제2패턴(335)을 전면 식각하는 스페이서 제3식각을 수행한다. 이러한 식각은 실질적으로 제2층(330)에 대한 식각으로 스페이서 제1패턴(351) 및 제1층(310)에 대해서 식각 선택비를 가지게 수행될 수 있다.
이에 따라, 제1게이트(231)의 측벽에는 정상적인 "L" 자형 패턴인 스페이서 제2패턴(335)이 형성되고, 제2게이트(235) 및 제3게이트(237) 측벽에는 상대적으로 낮은 높이를 가지는 리세스된 "L"자형 패턴인 스페이서 제3패턴(336)이 형성되게 된다. 이에 따라, 셀 영역에서의 정상적인 스페이서 형태인 제1스페이서(305)가 형성되고, 페리 영역 및 SBL 영역에서는 리세스된 "L" 자형 패턴을 가지는 제2스페이서(307) 및 제3스페이서(309)가 형성된다.
이러한 식각 과정은 바람직하게 실리콘 질화물로 형성된 제2층(330)에 대한 선택적 식각이지만, 노출된 제1층(310) 또한 일부 소실될 수 있다. 이에 따라, 페리 영역 및 SBL 영역의 제2 및 제3게이트(235, 237)의 상측 표면이 노출될 수 있으며, 제2 및 제3게이트(235, 237)에 인근하는 부분에서는 제1층의 잔류 부분(315)의 두께가 더 감소될 수 있다. 이때, 제1층의 잔류 부분(315)은 대략 30Å 정도 두께로 잔류할 수 있다.
도 20을 참조하면, SBL 영역의 제3게이트(237) 및 인근하는 반도체 기판(100) 영역 표면을 덮는 SBL층(900)을 형성한다. 이러한 SBL층(900)은 실리콘 산화물층을 바람직하게 대략 100Å 정도 두께로 증착한 후, 그 상에 실리콘 질화물층을 바람직하게 대략 100Å 정도 두께로 증착하여 형성될 수 있다. 이러한 적층 구조를 형성한 후 포토리소그래피 및 선택적 식각 과정을 수행하여 SBL 영역 상에만 SBL층(900)이 잔존하도록 패터닝될 수 있다.
따라서, SBL 영역 상의 제3스페이서(309) 및 제3게이트(237) 상에는 직접적으로 SBL층(900)이 도입되게 되어 후속되는 실리사이드 반응으로부터 보호되게 된다.
도 21을 참조하면, 노출된 스페이서 제1패턴(351) 및 제1층(310) 잔류 부분을 선택적으로 제거하는 스페이서 제3식각을 수행한다. 이에 따라, 제1게이트(231)의 측벽에는 정상적인 "L"자형 스페이서, 즉, 제1게이트(231)와 대등한 높이를 가지는 제1층 패턴(310) 및 스페이서 제2패턴(351)을 포함하는 "L"자형의 제1스페이서(305)가 형성된다.
그리고, 제2게이트(235) 측벽에는 높이가 상대적으로 낮아진 리세스된 스페이서 제2패턴(336) 및 하부의 리세스된 제1층 패턴(310)을 포함하는 리세스된 "L"자형의 제2스페이서(307)가 형성된다.
제3게이트(237)의 측벽에는 높이가 제3게이트(237)에 대등한 제1층 패턴(310)과 리세스된 스페이서 제2패턴(336) 및 스페이서 제1패턴(351)을 포함하는 제3스페이서(309)가 유지된다.
이에 따라, 반도체 기판(100) 상에는 영역 별로 서로 다른 형태의 3종류의 스페이서 구조가 도입될 수 있다. 이후에, 이러한 스페이서(305, 307, 237) 등에 인접하는 반도체 기판(100)에 소스/드레인 형성을 위한 이온 주입 과정을 수행할 수 있다.
도 22를 참조하면, 노출된 제1게이트(231) 및 제2게이트(235)의 표면에 각각 제1실리사이드층(401) 및 제2실리사이드층(405)을 형성한다.
예컨대, 결과물 상에 산화물 세정 과정을 수행한다. 이때, 제1층의 잔류 부분(312)은 제거될 수 있다. 이후에, 세정된 결과물 상에 금속층, 예컨대, 코발트층을 증착하고, 대략 400℃ 정도 온도에서 제1열처리하여 실리사이드화 과정을 수행 한다. 이후에, 실리사이드화 반응에 참여되지 않은 코발트 금속층 부분을 화학적 습식 스트립(chemical wet strip) 등으로 선택적으로 제거한다.
이에 따라, 노출된 제1 및 제2게이트(231, 235) 표면에 각각 코발트 실리사이드의 제1 및 제2실리사이드층(401, 405)이 형성되고, 역시 노출된 반도체 기판(100)의 표면에 소스/드레인 전극으로 이용될 수 있는 제3실리사이드층(407)이 형성된다. 이때, 코발트층과 접촉 계면이 상대적으로 넓게 구현된 제2게이트(235) 상에 제1실리사이드층(401)에 비해 상대적으로 넓은 접촉 계면 면적을 가지고 상대적으로 더 두꺼운 제2실리사이드층(405)이 형성된다. 이는 실리사이드화 반응이 실리콘과 금속간의 접촉 계면에 크게 의존하기 때문이다.
도 23을 참조하면, 실리사이드층(401, 405, 407) 등을 덮는 식각 종료층(500)을 예컨대 수십 Å의 두께, 바람직하게 60Å 두께의 실리콘 산질화물(SiON)층을 포함하여 형성한다. 식각 종료층(500) 상에 절연층(600)을 바람직하게 실리콘 산화물층을 포함하여 형성한다. 이후에, 절연층(600)을 포토리소그래피 및 식각 과정을 이용하여 선택적으로 식각하여 절연층(600)에 관통홀(501, 503)을 도 13을 참조하여 설명한 바와 마찬가지로 형성한다.
이후에, 도 14를 참조하여 설명한 바와 마찬가지로, 제1 및 제2관통홀(501, 503)을 채우는 국부적 연결체로 이용될 수 있는 제1연결체(710) 및 연결 콘택으로 이용될 수 있는 제2연결체(720)를 형성한다.
상술한 본 발명에 따르면, 셀 영역에 리세스되지 않은 정상적인 스페이서 구 조를 도입하고, 페리 영역에 리세스된 스페이서 구조를 도입함에 따라, 셀 영역의 게이트 상부의 국부적 연결을 위한 제1연결체를 형성할 때, 식각에 의해 게이트 측벽의 스페이서 산화물층이 과대 식각되는 불량 발생을 방지할 수 있다. 이에 따라, 이러한 과대 식각에 의해서 후속 연결체를 위한 장벽 금속층과 하부의 기판이 브리지되는 불량 발생을 방지할 수 있다.
이와 동시에 페리 영역에서는 리세스 스페이서 구조를 여전히 도입하므로, 100㎚ 이하의 게이트 선폭에서 발생되는 코발트 실리사이드층의 저항 산포를 크게 개선할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (20)

  1. 반도체 기판의 제1영역 상에 제1게이트 및 제2영역 상에 제2게이트를 형성하는 단계;
    상기 제1 및 제2게이트를 덮는 절연 물질의 제1층, 상기 제1층과 다른 절연 물질의 제2층 및 상기 제2층과 다른 절연 물질의 제3층을 순차적으로 형성하는 단계;
    상기 제3층을 상기 제2층을 식각 종료점으로 이용하여 이방성 식각하여 상기 제3층의 스페이서 제1패턴을 형성하는 단계;
    상기 제2영역 상의 상기 2층 부분을 선택적 노출하여 이방성 식각하여 상기 제2층의 스페이서 제2패턴을 상기 제2게이트 측부에 형성하는 단계;
    상기 제2층 부분을 식각하여 상기 제2층의 스페이서 제3패턴을 상기 제1영역 상에 형성하며 상기 스페이서 제2패턴을 리세스하여 리세스된 스페이서 제2패턴을 형성하는 단계;
    상기 스페이서 제1패턴 및 상기 제1층의 노출되는 부분을 선택적으로 식각하여 상기 제1게이트에 대등한 높이를 가지는 상기 제1층의 부분 및 상기 스페이서 제3패턴을 포함하는 제1스페이서 및, 상기 제2게이트의 상측 측면을 노출하게 리세스되는 상기 제1층의 부분 및 상기 리세스된 스페이서 제2패턴을 포함하며 상기 제1스페이서에 비해 낮은 높이를 가지는 제2스페이서를 형성하는 단계;
    상기 노출된 제1게이트의 상측 표면에 제1실리사이드층 및 노출된 상기 제2 게이트의 상측 표면 및 측면 표면에 제2실리사이드층을 형성하는 단계;
    상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단계;
    상기 제1게이트 상에 정렬되게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계; 및
    상기 제1관통홀을 채우는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1게이트는 상기 반도체 기판의 제1영역으로 설정되는 셀(cell) 영역 상의 트랜지스터 소자의 게이트로 형성되고
    상기 제2게이트는 상기 반도체 기판의 제2영역으로 설정되는 페리 영역(peripherical region)의 트랜지스터 소자의 게이트로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제1게이트는 상기 셀(cell) 영역 상의 에스램(SRAM) 소자를 구성하는 트랜지스터 소자의 게이트로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제1연결체는 상기 에스램(SRAM) 소자를 구성하는 이웃하는 트랜지스터 소자들의 게이트들을 상호 연결시키는 국부적 연결체로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1층은 대략 10Å 내지 200Å 두께의 실리콘 산화물층을 포함하고,
    상기 제2층은 대략 100Å 내지 500Å 두께의 실리콘 질화물층을 포함하고,
    상기 제3층은 대략 100Å 내지 500Å 두께의 실리콘 산화물층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1스페이서는 상기 제1게이트에 대등한 높이로 "L"자형 스페이서로 형성되고
    상기 제2스페이서는 상기 제1스페이서에 비해 대략 100 내지 500Å 정도 낮은 높이로 "L"자형 스페이서로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서 제3패턴 및 리세스된 스페이서 제2패턴을 형성하는 단계는
    상기 제1게이트 상의 상기 제1층 부분이 잔류하되 상기 제2게이트의 상측 표 면이 노출되게 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 반도체 기판의 제3영역 상에 상기 제1게이트와 함께 형성되는 제3게이트를 형성하는 단계;
    상기 제3게이트의 측벽에 상기 스페이서 제3패턴과 함께 형성되는 스페이서 제4패턴, 상기 리세스된 스페이서 제2패턴과 함께 형성되는 리세스된 스페이서 제5패턴 및 상기 제2게이트의 상측 표면이 노출될 때 함께 상측 표면이 노출되는 상기 제3게이트의 측벽에 잔존하는 상기 제1층 부분을 포함하는 제3스페이서를 형성하는 단계; 및
    상기 실리사이드 형성 이전에 상기 제3영역 상을 덮어 상기 실리사이드 반응으로부터 보호하는 실리사이드 블록킹 층(SBL)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 제2스페이서에 의해 상기 제2실리사이드층은 상기 제1실리사이드층의 두께에 비해 더 두껍게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 상기 제1 및 제2실리사이드층은 코발트 실리사이드층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제1항에 있어서,
    상기 절연층을 형성하는 단계 이전에 상기 관통홀을 형성할 때 식각 종료점으로 이용되는 식각 종료층을 실리콘 산질화물층을 포함하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 반도체 기판의 제1영역 상에 다수의 제1게이트들 및 제2영역 상에 제2게이트를 형성하는 단계;
    상기 제1게이트 측벽에 상기 제1게이트에 대등한 높이의 "L"자형 제1스페이서 및 상기 제2게이트 측벽에 상기 제1스페이서 보다 낮은 "L"자형 제2스페이서를 형성하는 단계;
    상기 스페이서들에 의해 노출된 상기 제1게이트의 표면에 제1실리사이드층 및 상기 제2게이트의 표면에 제2실리사이드층을 형성하는 단계;
    상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단계;
    상기 제1게이트 상에 정렬되어 상기 이웃하는 제1게이트들을 상측으로 연결하게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계; 및
    상기 제1관통홀을 채워 상기 제1게이트들을 연결하는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 반도체 기판의 제1영역 상에 다수의 제1게이트들 및 제2영역 상에 제2게이트를 형성하는 단계;
    상기 제1게이트 측벽에 상기 제1게이트에 대등한 높이의 제1스페이서를 형성하며 상기 제2게이트 측벽에 상기 제1스페이서 보다 낮은 제2스페이서를 형성하는 단계;
    상기 스페이서들에 의해 노출된 상기 제1게이트의 표면에 제1실리사이드층 및 상기 제2게이트의 표면에 제2실리사이드층을 형성하는 단계;
    상기 제1 및 제2실리사이드층을 덮는 절연층을 형성하는 단계;
    상기 제1게이트 상에 정렬되게 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀을 형성하는 단계; 및
    상기 제1관통홀을 채워 상기 제1게이트에 연결하는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 제1 및 제2게이트 측벽에 상기 제1스페이서를 형성하는 단계;
    상기 제1영역 상을 가리고 상기 제2영역 상을 노출하는 식각 마스크(mask)를 형성하는 단계;
    상기 식각 마스크에 의해서 노출되는 상기 제1스페이서를 식각하여 상기 제2게이트의 상측 측벽을 노출하게 리세스(recess)된 제2스페이서를 형성하는 단계; 및
    상기 식각 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 반도체 기판의 제1영역 상의 제1게이트 및 제2영역 상의 제2게이트;
    상기 제1게이트 측벽에 형성되되 상기 제1게이트와 대등한 높이의 제1스페이서;
    상기 제2게이트 측벽에 형성되되 상기 제1스페이서 보다 낮은 높이로 형성되어 상기 제2게이트의 측벽 상측 표면을 노출하는 제2스페이서;
    상기 제1게이트 상에 도입된 제1실리사이드층;
    상기 제2게이트 상에 상기 제2스페이서에 의해 상기 제1실리사이드층 보다 두껍게 형성된 제2실리사이드층;
    상기 제1 및 제2실리사이드층을 덮는 절연층;
    상기 제1게이트 상에 정렬되게 상기 절연층을 관통하는 제1관통홀 및 상기 제2게이트에 인근하는 상기 반도체 기판 표면을 여는 제2관통홀; 및
    상기 제1관통홀을 채우는 제1연결체 및 상기 제2관통홀을 채우는 제2연결체를 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제1스페이서는 "L"자형 스페이서이고
    상기 제2스페이서는 리세스되어 높이가 낮아진 "L"자형 스페이서인 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서,
    상기 제1스페이서는 상기 제1게이트 측벽에 부착된 스페이서 제1패턴; 및
    상기 스페이서 제1패턴과 다른 절연 물질을 포함하여 "L"자 형태로 형성된 스페이서 제2패턴을 포함하고
    상기 제2스페이서는 스페이서 제1패턴 보다 낮은 높이의 스페이서 제3패턴; 및
    상기 스페이서 제2패턴 보다 낮은 높이로 "L"자 형태로 형성된 스페이서 제4패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서,
    상기 반도체 기판의 제3영역 상에 형성된 제3게이트;
    상기 제3게이트 및 인근하는 상기 반도체 기판 상을 직접적으로 덮는 실리사이드 블록킹 층(SBL); 및
    상기 제3게이트 측벽에 상기 스페이서 제1패턴과 동일한 형태의 스페이서 제5패턴, 상기 스페이서 제4패턴과 동일한 형태의 스페이서 제5패턴 및 상기 스페이 서 제5패턴 상에 정렬된 상기 스페이서 제5패턴과 다른 절연 물질의 스페이서 제6패턴을 포함하는 제3스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제15항에 있어서,
    상기 실리사이드층은 코발트 실리사이드층을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제15항에 있어서,
    상기 제1연결체는 상기 제1게이트에 이웃하는 다른 게이트와 상기 제1게이트를 연결시키는 국부적 연결체인 것을 특징으로 하는 반도체 소자.
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