KR100393205B1 - 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법 - Google Patents

자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 메모리영역에서 자기정렬된 콘택구조를 가지고 로직영역에서 샐리사이디드된 듀얼 게이트 구조를 가지는 MML(Memory Merged with Logic) 반도체 소자 및 그 제조방법에 대한 것이다. 본 발명에 따른 MML 반도체 소자에 있어서, 메모리영역은 폴리사이드 게이트 전극, 상기 폴리사이드 게이트 전극의 상부에 형성되며 질화물을 함유하는 하드마스크막 패턴, 상기 폴리사이드 게이트 전극의 측벽 상에 형성되며 질화물을 함유하는 스페이서, 및 인접하는 상기 스페이서 사이에 형성되며 반도체 기판에 형성되어 있는 불순물 주입영역과 전기적으로 연결되는 자기정렬 콘택을 포함하고, 상기 로직영역은, 샐리사이디드(salicided)된 NMOS 및 PMOS 폴리사이드 게이트 전극과 샐리사이디드된 소오스/드레인 영역을 포함하고, 상기 메모리 영역에 형성된 폴리사이드 게이트 전극의 두께가 상기 로직 영역의 NMOS 및 PMOS 폴리사이드 게이트 전극의 두께보다 낮은 것을 특징으로 한다.

Description

자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된 듀얼 게이트 구조의 로직영역이 병합된 ＭＭＬ 반도체 소자 및 그 제조방법{Memory merged logic semiconductor device of salicided dual gate structure including embedded memory of self-aligned contact structure and Method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로서, 보다 상세하게는 메모리영역에서 자기정렬된 콘택구조를 가지고 로직영역에서 샐리사이디드된 듀얼 게이트 구조를 가지는 MML 반도체 소자 및 그 제조방법에 대한 것이다.
최근 들어, 반도체 소자의 고집적화, 반도체 소자 내에 형성되는 각종 물질막 패턴의 초미세화, 반도체 소자의 고성능화, 웨이퍼의 대구경화 및 소비자의 다양한 제품 요구로 시스템 온 칩(System On Chip)의 필요성이 증대하게 되었다. 이에 따라, MML(Memory Merged with Logic) 반도체 소자와 같이 메모리회로와 논리회로를 하나의 칩내에 결합시킨 병합 반도체 소자가 제안되었다.
상기 MML 반도체 소자의 제조에 있어서는, 특히 메모리회로의 집적도 향상과 논리회로의 고성능화(예컨대, 동작속도의 향상)가 중요한 과제로 대두된다. 이에 따라, 최근에는 반도체 메모리 소자의 제조분야에서 소자의 집적도를 향상시키기 위해 채용되는 SAC(Self-Aligned Contact)공정과, 논리 소자의 제조분야에서 소자의 동작속도 등의 소자 특성을 향상시키기 위해 채용되는 샐리사이드 공정을 유기적으로 결합하여 MML 반도체 소자를 듀얼 게이트 구조로 제조하려는 시도가 많이 이루어지고 있다. 예를 들어, 미국특허 제5,998,252호 및 제6,015,730호가 SAC공정과 샐리사이드 공정의 결합을 통한 MML 반도체 소자의 제조방법을 개시하고 있다.
그런데, "METHOD OF SALICIDE AND SAC(SELF ALIGNED CONTACT)INTEGRATION"이라는 제하의 미국특허 제5,998,252호 및 "INTEGRATION OF SAC AND SALICIDE PROCESS BY COMBINING HARD MASK AND POLY DEFINITION"이라는 제하의 미국특허 제6,015,730호에 따르면, 메모리영역과 로직영역에 형성되는 게이트 전극은 서로 다른 식각공정으로 패터닝되며 그 두께 또한 서로 동일하다. 따라서, 메모리영역 및 로직영역에서의 게이트 전극 패터닝 단계가 서로 분리되어 진행되므로 공정상의 번거로움이 있다. 그리고, 메모리영역 및 로직영역에서 게이트 전극의 두께를 서로 동일하게 형성할 경우에는, MML 반도체 소자의 집적도가 증가함에 따라 메모리영역에서 SAC공정을 적용하는데 있어 한계가 있게 된다. 왜냐하면, MML 반도체 소자의집적도가 계속해서 증가하면 메모리영역에 형성되는 게이트 전극 사이의 폭이 한계 이상으로 좁아질 것이고, 이러한 경우 SAC공정에서 형성한 콘택홀에 도전물질을 매립할 때 스텝 커버리지의 열화로 콘택홀 내에 보이드가 유발될 수 있기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 메모리영역에서는 자기정렬된 콘택과 폴리사이드 게이트 전극을, 로직영역에서는 샐리사이디드된 NMOS 및 PMOS 게이트 전극과 샐리사이디드된 소오스/드레인 영역을 구비하되, 메모리영역에 형성된 폴리사이드 게이트 전극의 높이가 로직영역의 샐리사이디드된 NMOS 및 PMOS 게이트 전극의 높이보다 작은 MML 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 로직영역과 메모리영역에서 형성되는 게이트 전극을 동시에 패터닝할 수 있을 뿐만 아니라, 로직영역에서 형성되는 게이트 전극의 높이보다 메모리영역에 형성되는 게이트 전극의 높이를 낮게 하여 메모리영역에서의 소자 집적도를 향상시킬 수 있는 MML 반도체 소자 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 메모리영역에서는 SAC공정을, 로직영역에서는 샐리사이드 공정 및 듀얼 게이트 공정을 수행할 수 있는 MML 반도체 소자 제조방법을 제공하는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 MML 반도체 소자 제조방법의 제1실시예를 도시한 공정순서도들이다.
도 2a 내지 도 2e는 본 발명에 따른 MML 반도체 소자 제조방법의 제2실시예를 도시한 공정순서도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 MML 반도체 소자는 자기정렬 콘택구조를 가진 메모리영역과 NMOS 및 PMOS를 구비한 듀얼 게이트 구조의 논리영역이 함께 집적된 MML 반도체 소자로서, 상기 메모리 회로는, 폴리사이드 게이트 전극, 상기 폴리사이드 게이트 전극의 상부에 형성되며 질화물을 함유하는 하드마스크막 패턴, 상기 폴리사이드 게이트 전극의 측벽 상에 형성되며 질화물을 함유하는 스페이서, 및 인접하는 상기 스페이서 사이에 형성되며 반도체 기판에 형성되어 있는 불순물 주입영역과 전기적으로 연결되는 자기정렬 콘택을 포함하고, 상기 논리영역은, 샐리사이디드(salicided)된 NMOS 및 PMOS 폴리사이드 게이트 전극과 샐리사이드디된 소오스/드레인 영역을 포함하고, 상기 메모리 영역에 형성된 폴리사이드 게이트 전극의 두께가 상기 로직 영역에 형성된 NMOS 및 PMOS 폴리사이드 게이트 전극의 두께보다 작은 것을 특징으로 한다.
상기 폴리사이드 게이트 전극은 실리콘을 함유하며 도전형 불순물이 도핑된 게이트 도전막 패턴과 실리사이드막 패턴을 포함하는 것이 바람직하다. 본 발명에 따른 MML 반도체 소자의 일 실시예에 따르면, 상기 게이트 도전막 패턴은 폴리실리콘막 패턴이고, 상기 실리사이드막 패턴은 텅스텐 실리사이드막 패턴일 수 있다.
상기 NMOS 게이트 전극은 실리콘을 함유하며 n형 불순물이 도핑된 게이트 도전막 패턴과 샐리사이드 공정에 의하여 형성된 실리사이드막 패턴을 포함하는 것이 바람직하다. 본 발명에 따른 MML 반도체 소자의 일 실시예에 따르면, 상기 게이트 도전막 패턴은 폴리실리콘막 패턴이고, 상기 실리사이드막 패턴은 코발트 실리사이드막 패턴일 수 있다.
상기 PMOS 게이트 전극은 실리콘을 함유하며 p형 불순물이 도핑된 게이트 도전막 패턴과 샐리사이드 공정에 의하여 형성된 실리사이드막 패턴을 포함하는 것이 바람직하다. 본 발명에 따른 MML 반도체 소자의 일 실시예에 따르면, 상기 게이트도전막 패턴은 폴리실리콘막 패턴이고, 상기 실리사이드막 패턴은 코발트 실리사이드막 패턴일 수 있다.
본 발명에 따른 MML 반도체 소자의 일 실시예에 따르면, 폴리사이드 게이트 전극과 샐리사이디드된 NMOS 및 PMOS 게이트 전극은 실리사이드막 패턴을 각각 포함하되, 그 종류가 서로 다른 것일 수 있다.
상기 폴리사이드 게이트 전극의 측벽과 상기 스페이서 사이에 지폭스막이 개재될 수 있다.
상기 폴리사이드 게이트 전극의 측벽에서 상기 스페이서 방향으로 지폭스막, 질화막 및 MTO막이 순차적으로 개재될 수 있다.
상기 폴리사이드 게이트 전극의 측벽에서 상기 스페이서 방향으로 지폭스막및 MTO막이 순차적으로 개재될 수 있다.상기 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극을 덮는 층간절연막을 더 포함하고, 상기 메모리 영역의 상기 층간절연막은 그 하부에 상기 폴리사이드 게이트 전극과 상기 불순물 주입영역 상에 MTO막과 질화막이 순차적으로 적층된 SBL(Silicide Blocking layer)이 개재되어 더 포함될 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 MML 반도체 소자 제조방법은, 다음과 같은 공정단계들의 진행을 포함한다. 구체적으로, 먼저 (a)메모리영역 및 로직영역이 정의된 반도체 기판을 준비하되, 소자분리막과 이에 의하여 정의된 활성영역 상에 게이트 산화막이 형성되어 있는 반도체 기판을 준비한다. 그런 다음, (b)상기 메모리영역 및 로직영역에 실리콘을 함유하는 게이트 도전막을 형성한다. 그리고 나서, (c)상기 메모리영역에 형성된 게이트 도전막을 선택적으로 식가하여 두께를 낮추고 이렇게 두께가 낮아진 게이트 도전막 내에 소정의 도전형 불순물을 주입한다. 그 이후에, (d)증착공정과 사진식각 공정을 이용하여 높이가 낮아진 메모리영역의 게이트 도전막 상에만 실리사이드막을 형성하여 메모리 영역에 폴리사이드 게이트 전극을 형성한다. 그리고, 소정의 마스크 공정을 거쳐서 로직 영역에 형성된 게이트 도전막 상에만 실리사이드막을 형성하여 로직 영역의 폴리사이드 게이트 전극을 형성한다. 그리하여, 상기 메모리 영역의 실리사이드막의 상부표면이 로직영역에 형성되어 있는 게이트 도전막의 상부표면보다는 낮게 형성한다.
상기 (c)단계는 다음과 같은 공정단계들의 진행을 포함한다. 구체적으로, 먼저 (c1)상기 로직영역에 감광막 패턴을 형성한다. 그런 다음, (c2)상기 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역에 형성되어 있는 게이트 도전막을 식각하여 그 높이를 상기 로직영역에 형성되어 있는 게이트 도전막보다 낮춘다. 그리고 나서, (c3)이온주입 공정으로 높이가 낮아진 상기 메모리영역의 게이트 도전막에 소정의 도전형 불순물을 주입한다.
상기 (d)단계는 다음과 같은 공정단계들의 진행을 포함한다. 구체적으로, 먼저 (d1)상기 메모리영역 및 로직영역에 실리사이드막을 형성한다. 그런 다음, (d2)상기 메모리영역에 형성되어 있는 실리사이드막 상에 감광막 패턴을 형성한다. 그리고 나서, (d3)상기 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 로직영역에 형성되어 있는 실리사이드막을 제거한다. 그 이후에, (d4)상기 감광막 패턴을 제거한다.
본 발명의 일 실시예에 따른 MML 반도체 소자 제조방법은, 상기 (d)단계 이후에 다음과 같은 공정단계들의 진행을 포함할 수 있다. 먼저, (e1)상기 메모리영역 및 로직영역에서 게이트 전극이 형성될 부분에 질화물을 함유하는 하드마스크막 패턴을 형성한다. 그런 다음, (f1)상기 하드마스크막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역 및 로직영역에 각각 소정의 불순물이 도핑된 폴리사이드 게이트 전극과 불순물이 도핑안된 NMOS 및 PMOS 게이트 전극을 형성한다. 그리고 나서, (g1)이온주입 공정으로 상기 메모리영역 및 로직영역에 요구되는 도전형 불순물 타입의 LDD구조를 구현한다. 이어서, (h1)상기 LDD구조가 구현된 반도체 기판 전면에 질화막과 산화막을 순차적으로 형성한다. 계속해서, (i1)상기 로직영역에 형성되어 있는 산화막만을 선택적으로 제거한다. 그 이후에, (j1)습식식각 공정으로 상기 로직영역에 형성되어 있는 질화막과 상기 NMOS 및 PMOS 게이트 전극 상에 형성되어 있는 하드마스크막 패턴을 제거한다.
상기 (f1)단계에서 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극을 형성함에 있어서, 상기 게이트 산화막을 식각정지막으로 사용하는 것이 바람직하다.
본 발명의 일 실시예에 따른 MML 반도체 소자 제조방법은, 상기 (j1)단계를 진행한 이후에 다음과 같은 공정단계들의 진행을 포함할 수 있다. 먼저, (k1)상기 폴리사이드 게이트 전극과 상기 NMOS 및 PMOS 게이트 전극의 측벽에 질화물을 함유하는 스페이서를 형성한다. 그런 다음, (l1)이온주입 공정으로 상기 메모리영역 및 로직영역에 소정의 도전형 불순물을 주입하여 소오스/드레인 영역을 형성함과 동시에 상기 NMOS 및 PMOS 게이트 전극에도 소정의 도전형 불순물을 주입한다. 그리고 나서, (m1)상기 로직영역에 형성되어 있는 상기 NMOS 및 PMOS의 게이트 전극의 상부표면 및 소오스/드레인 영역을 노출시킨다. 이어서, (n1)샐리사이드 공정으로 상기 로직영역의 NMOS 및 PMOS의 게이트 전극의 상부표면과 소오스/드레인 영역에 실리사이드막을 형성한다. 계속해서, (o1)상기 반도체 기판의 전면에 층간절연막을 형성한다. 그 이후에, (p1)SAC공정을 진행하여 메모리영역에 형성되어 있는 소오스/드레인 영역과 전기적으로 연결되는 자기정렬된 콘택을 형성한다.
상기 (m1)단계를 진행하기 전에 물질막 증착공정과 사진식각 공정을 이용하여 MTO막과 질화막이 순차적으로 적층된 SBL(Silicidation Blocking layer)을 메모리영역에만 선택적으로 형성할 수 있다.
본 발명의 다른 실시예에 따른 MML 반도체 소자 제조방법은, 상기 (d)단계를 진행한 이후에 다음과 같은 공정단계들의 진행을 포함할 수 있다. 구체적으로, 먼저 (e2)상기 메모리영역 및 로직영역에 있어서 게이트 전극이 형성될 부분에 각각질화물을 함유하는 하드마스크막 패턴과 감광막 패턴을 형성한다. 그런 다음, (f2)상기 하드마스크막 패턴 및 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역 및 로직영역에 각각 소정의 불순물이 도핑되어 있는 폴리사이드 게이트 전극과 도전형 불순물이 도핑되지 않은 NMOS 및 PMOS 게이트 전극을 형성한다.
상기 (f2)단계에서 폴리사이드 게이트 전극 및 NMOS 및 PMOS 게이트 전극을 형성함에 있어서, 상기 게이트 산화막을 식각정지막으로 사용하는 것이 바람직하다.
본 발명의 다른 실시에에 따른 MML 반도체 소자 제조방법은, 상기 (f2)단계를 진행한 이후에 다음과 같은 공정단계들의 진행을 포함할 수 있다. 구체적으로, 먼저 (g2)상기 감광막 패턴을 제거한다. 그런 다음, (h2)이온주입공정으로 상기 메모리영역 및 로직영역에 요구되는 도전형의 LDD구조를 구현한다. 그리고 나서, (i2)상기 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극의 측벽에 질화물을 함유하는 스페이서를 형성한다. 이어서, (j2)이온주입 공정으로 상기 메모리영역및 로직영역에 소오스/드레인 영역을 형성한다. 계속해서, (k2)메모리영역에만 MTO막과 질화막이 순차적으로 적층된 SBL을 형성한다. 그 이후에, (l2)상기 SBL로 메모리영역을 보호하면서 상기 NMOS 및 PMOS 게이트 전극의 상부표면과 NMOS 및 PMOS의 소오스/드레인 영역을 노출시킨다. 그런 다음, (m2) 샐리사이드 공정을 진행하여 상기 NMOS 및 PMOS의 게이트 전극 상부표면과 NMOS 및 PMOS의 소오스/드레인 영역 상에 실리사이드막을 형성한다. 그런 다음, (n2)상기 반도체 기판의 전면에 층간절연막을 형성한다. 그리고 나서, (o2)SAC 공정을 진행하여 상기 메모리영역에 형성되어 있는 소오스/드레인 영역과 전기적으로 연결되며 자기정렬된 콘택을 형성한다.
이하에서는 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 아니 된다. 이하의 도면을 참조한 설명은 관련한 산업기술분야에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수 있다. 한편, 이하에서는 본 발명에 따른 MML 반도체 소자 및 그 제조방법의 바람직한 실시예를 설명함에 있어서, 메모리영역과 로직영역은 각각 M과 L이라는 문자로 표시하기로한다.
도 1a 내지 도 1h는 본 발명에 따른 MML 반도체 소자 제조방법의 제1실시예를 도시한 공정 순서도들이다.
도 1a를 참조하면, 먼저 메모리영역(M)과 로직영역(L)이 정의되어 있는 반도체 기판(S)에 제1 및 제2소자분리막(10 및 20)을 형성한다. 상기 제1소자분리막(10)은 메모리영역(M)과 로직영역(L) 사이를 경계짓고, 상기 제2소자분리막(20)은 NMOS가 형성될 영역과 PMOS가 형성될 영역 사이를 경계짓는다. 상기 제1 및 제2소자분리막(10 및 20)은 통상적인 소자분리 방법, 예컨대 트렌치 소자분리 방법을 사용하여 실리콘산화물로 형성한다. 그런 다음, 메모리영역(M)과 로직영역(L)에서 노출된 반도체 기판(S)상에 통상적인 방법, 예컨대 열산화 방법을 사용하여 게이트 산화막(30)을 형성한다. 도시하지는 않았지만, 본 발명이 속한 기술분야에 공지되어 있는 듀얼 게이트 산화막 공정을 적용하여 게이트 산화막(30)을 형성한 경우에는 메모리영역(M)과 로직영역(L)에서 게이트 산화막(30)의 두께가 달라질 수도 있다. 예를 들어, 메모리영역(M)에 형성된 게이트 산화막(30)의 두께가 로직영역(L)에 형성된 게이트 산화막(30)의 두께보다 두꺼울 수 있다. 이어서, 반도체 기판(S)전면에 통상적인 방법, 예컨대 화학기상 증착방법을 사용하여 폴리실리콘으로 이루어진 게이트 도전막(40)을 1000Å 내지 5000Å정도의 두께로 형성한다.
계속해서, 사진공정을 수행하여 로직영역(L)에 감광막 패턴(50)을 형성한 후, 이를 식각마스크로 하여 메모리영역(M)에 형성되어 있는 게이트 도전막(40)을 식각함으로써, 메모리영역(M)의 게이트 도전막(40) 상부표면 높이를 로직영역(L)에형성되어 있는 게이트 도전막(40)의 상부표면 높이보다 낮게 만들어 준다. 메모리영역(M)에 형성되어 있는 게이트 도전막(40)의 높이를 낮게 만들어 줌에 있어서, 메모리영역(M)의 게이트 도전막(40)은 이방성 식각특성이 좋은 건식식각 방법, 예컨대 반응성 이온식각 방법을 사용하여 500Å 내지 4000Å정도를 식각한다.
이어서, 이온주입 공정을 진행하여 메모리영역(M)에 형성되어 있는 게이트 도전막(40)에만 도전형 불순물, 예컨대 n형 불순물을 주입한다.
도 1b를 참조하면, 로직영역(L)에 형성되어 있는 감광막 패턴(도 1a의 50 참조)을 제거한 후 반도체 기판(S)전면에 WSix로 된 실리사이드막(60)을 형성한다. 물론, WSix이외의 다른 실리사이드 물질로 실리사이드막(60)을 형성할 수 있다. 상기 실리사이드막(60)은 통상적인 증착방법, 예컨대 화학기상 증착방법을 사용하여 300Å 내지 2000Å 정도의 두께로 형성한다. 이 때, 메모리영역(M)에 형성된 실리사이드막(60) 상부표면의 높이가 로직영역(L)에 형성되어 있는 게이트 도전막(40) 상부표면의 높이보다 낮은 것이 바람직한데, 그 구체적인 이유에 대해서는 후술하기로 한다. 이어서, 사진공정으로 메모리영역(M)에 감광막 패턴(70)을 형성하여 로직영역(L)에 형성되어 있는 실리사이드막(60)을 선택적으로 노출시킨다.
도 1c를 참조하면, 상기 감광막 패턴(도 1b의 70 참조)을 식각마스크로 하여 로직영역(L)에서 노출된 실리사이드막(60)을 이방성 식각특성이 있는 건식식각 방법, 예컨대 반응성 이온식각 방법을 사용하여 제거한다. 그리고 나서, 통상적인 증착방법, 예컨대 화학기상 증착방법을 사용하여 메모리영역(M)및 로직영역(L)에 하드마스크막을 형성하고, 이를 사진식각 공정으로 패터닝하여 하드마스크막 패턴(80)을 형성한다. 상기 하드마스크막 패턴(80)은 건식식각 방법을 이용한 후속의 게이트 전극 패터닝 단계(메모리영역(M)및 로직영역(L)에서 동시에 패터닝함)에서 식각마스크로 사용된다. 따라서, 하드마스크막 패턴(80)은 게이트 도전막(40)을 이루는 물질과 식각선택비가 큰 물질로 형성하는 것이 바람직하므로 질화물 계열의 절연물질인 실리콘질화물로 형성한다. 경우에 따라, 상기 하드마스크막 패턴(80)은 실리콘산화질화물로 형성할 수도 있다.
도 1d를 참조하면, 상기 하드마스크막 패턴(80)을 식각마스크로 하여 이방성 식각특성이 있는 건식식각 공정, 예컨대 반응성 이온식각 공정을 진행함으로써, 메모리영역(M)에는 폴리사이드 게이트 전극(GPS)을, 로직영역(L)에는 NMOS게이트 전극(GN)과 PMOS게이트 전극(GP)을 형성한다. 상기 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 패터닝을 위한 식각공정 있어서, 식각종료점은 게이트 산화막(30)인 것이 바람직하다. 따라서, 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)을 형성하기 위한 건식식각 공정은 게이트 도전막(40) 및 실리사이드막(60)과 게이트 산화막(30)사이에 고선택비를 유지할 수 있도록 진행하는 것이 바람직하다.
상기 폴리사이드 게이트 전극(GPS)은 도전형 불순물, 예컨대 n형 불순물이 도핑된 게이트 도전막 패턴(40a)과 실리사이드막 패턴(60a)이 순차적으로 적층된 다중막 구조이며, 상기 NMOS 및 PMOS 게이트 전극(GN및 GP)은 불순물이 도핑되지 않은 게이트 도전막 패턴(60b)만으로 된 단일막 구조이다.
상기한 반응성 이온식각 공정으로 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)을 형성할 때에는, 메모리영역(M) 및 로직영역(L)에서 식각속도를 실질적으로 동일하게 조절할 수 있도록 공정 조건을 조절하는 것이 바람직하다. 보다 구체적으로 설명하면, 메모리영역(M)에서 실리사이드막(60)이 식각되다가 그 하부에 있는 메모리영역(M)의 게이트 도전막(40) 상부표면이 노출될 때, 로직영역(L)에서 식각되던 게이트 도전막(40)의 피식각면이 메모리영역(M)에 형성되어 있는 게이트 도전막(40)의 상부표면과 실질적으로 동일한 레벨로 맞추어지도록 공정조건을 조절하는 것이 바람직하다. 이와 관련하여, 본 발명의 실시예에 따른 MML 반도체 소자 제조방법에서는 메모리영역(M)과 로직영역(L)간에 단차(도1c의 Ⅰ참조)를 두게 된다. 이는 텅스텐 실리사이드로 된 실리사이드막(60)과 폴리실리콘으로 된 게이트 도전막(40)간의 식각선택비와 관련된다. 즉, 게이트 전극(GPS, GN및 GP)의 패터닝을 위한 식각공정에서는 식각 반응가스로, 예컨대 HBr가스와 CCl4가스를 사용할 수 있는데, 이러한 경우 텅스텐 실리사이드보다는 폴리실리콘이 더 빨리 제거되는 경향이 있다. 따라서, 메모리영역(M)과 로직영역(L)간에 단차(도1c의 Ⅰ참조)를 두게 되면 메모리영역(M) 및 로직영역(L)에서 식각속도를 실질적으로 동일하게 조절하여 게이트 전극(GPS, GN및 GP)을 동시에 패터닝할 수 있다. 상기 메모리영역(M)과 로직영역(L)사이에 존재하는 단차(도1c의 Ⅰ참조)의 정도는 사용되는 식각 반응가스, 실리사이드막(60)을 구성하는 실리사이드 물질 등에 따라 다양하게 결정가능한데, 이는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명에 따른 기술적 사상을 인식한다면 용이하게 결정가능하다.
이어서, 상기 게이트 전극(GPS, GN및 GP) 형성단계에서 게이트 전극(GPS, GN및 GP)의 측벽에 유발된 손상을 치유하기 위해 산소 분위기하에서 열처리 공정(이하, '지폭스 공정'이라 칭함)을 진행한다. 상기 열처리 공정은 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽에 유발된 손상을 치유하기에 바람직한 온도, 예컨대 800℃정도의 온도에서 진행한다. 상기한 지폭스 공정이 진행되면, 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽과 게이트 산화막(30)상에 지폭스막(90; 지폭스 공정에 의하여 형성된 산화막을 지칭함)이 형성된다. 상기 하드마스크막 패턴(80)의 노출면에서는 극미한 두께의 지폭스막(90)이 형성되지만, 실질적으로는 형성되지 않는다고 볼 수 있다.
계속해서, 이온주입 공정으로 메모리영역(M) 및/또는 로직영역(L)에 저농도의 도전형 불순물을 주입하여 LDD구조(100, 110 및 120)를 구현한다. 구체적으로, 먼저 메모리 영역(M)에 N-LDD구조(100)를 구현하고, 그 다음으로 로직영역(L)에 N- 및 P- LDD구조(110 및 120)를 구현한다. 그런데, 메모리영역(M) 및 로직영역(L)에서 구현되는 LDD구조의 도전형 타입 및 형성 순서는, 상기한 바에 한정되는 것은 아니고 메모리영역(M) 및 로직영역(L)에 집적되는 반도체 소자의 도전형 타입 및LDD구조의 구현을 위한 공정상의 편의에 따라 다양하게 결정될 수 있다.
상기한 바와 같이 메모리영역(M) 및 로직영역(L)에 LDD구조를 구현한 다음, 반도체 기판(S)의 전면에 질화막(130) 및 MTO막(140; Medium Temperature Oxide)을 순차적으로 형성한다. 여기에서, MTO막(140)이라 함은 300℃ 내지 600℃ 사이의 온도범위에서 형성된 산화막을 지칭한다. 물론, MTO막(140)대신 HTO막(High Temperature Oxdie)을 형성할 수도 있음은 물론이다. 상기 질화막(130)과 MTO막(140)은 통상적인 방법, 예컨대 화학기상 증착방법에 의하여 각각 50Å 내지 150Å정도 및 100Å 내지 200Å정도의 두께로 형성한다.
도 1e를 참조하면, 사진공정으로 메모리영역(M)에 감광막 패턴(150)을 형성한 후 이를 식각마스크로 하여 로직영역(L)에 노출된 MTO막(140)을 통상적인 방법, 예컨대 습식식각 방법을 사용하여 제거한다. 상기 습식식각 방법을 사용한 MTO막(140)의 제거시에는 통상적인 습식 에천트, 예컨대 불산용액 또는 BOE(Buffered Oxide Echant)용액이 사용될 수 있다.
도 1f를 참조하면, 감광막 패턴(150)을 제거한 다음 메모리영역(M)에 형성되어 있는 MTO막(140)을 식각마스크로 사용하여 로직영역(L)에 노출된 질화막(도1e의 130 참조)과 NMOS 및 PMOS 게이트 전극(GN및 GP)상에 형성되어 있는 하드마스크막 패턴(도1e의 80 참조)을 통상적인 습식 에천트, 예컨대 인산을 사용하여 제거한다. 이 때, 메모리영역(M)의 폴리사이드 게이트 전극(GPS)상에 형성되어 있는 하드마스크막 패턴(80)은 메모리영역(M)에 잔류하는 MTO막(140)에 의해 그 식각이 저지된다.
이어서, 반도체 기판(S) 전면에 MTO막(160)을 형성한다. 물론, MTO막(160)대신 HTO막을 형성할 수도 있음은 물론이다. 그리고 나서, 폴리사이드 게이트 전극(GPS)의 측벽과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽에 통상적인 스페이서 형성방법에 의하여 질화막으로 된 스페이서(170)를 형성한다. 즉, 반도체 기판(S) 전면에 질화막을 소정의 두께로 형성한다. 그리고 나서, MTO막(160)을 식각저지막으로 사용하는 이방성 특성이 있는 건식식각 방법, 예컨대 반응성 이온식각 방법 또는 에치백 방법으로 반도체 기판(S) 전면에 형성되어 있는 질화막을 식각하여 상기 스페이서(170)를 형성한다. 한편, 로직영역(L)에 형성되어 있는 지폭스막(90)이 스페이서(170) 형성을 위한 식각단계에서 식각저지막으로 사용될 수 있을 정도로 충분한 두께로 형성된 경우에는, 스페이서(170) 형성단계를 진행하기 전에 반도체 기판(S) 전면에 MTO막(160)을 형성하지 않을 수도 있다.
계속해서, 상기 스페이서(170)를 이온마스크로 사용하는 이온주입 공정을 진행하여 메모리영역(M) 및/또는 로직영역(L)에 고농도의 도전형 불순물을 주입하여 소오스/드레인 영역(180, 190 및 200)을 형성함과 동시에 NMOS 및 PMOS 게이트 전극(GN및 GP)에도 고농도의 도전형 불순물을 주입한다. 구체적으로, 먼저 메모리영역(M)의 폴리사이드 게이트 전극(GPS)의 좌우에는 N+ 소오스/드레인 영역(180)을 형성한다. 그런 다음, 로직영역(L)의 NMOS 게이트 전극(GN)의 좌우 및 PMOS 게이트 전극(GP)의 좌우에 각각 N+ 소오스/드레인 영역(190) 및 P+ 소오스/드레인 영역(200)을 형성하면서 NMOS 및 PMOS 게이트 전극(GN및 GP)에도 각각 N+ 도전형 불순물 및 P+ 도전형 불순물을 주입한다. 특히, P+ 소오스/드레인 영역(200)을 형성하면서 PMOS 게이트 전극(GP)에 P+ 도전형 불순물을 주입하기 위한 단계에서는 주로 B(boron)이온이 도전형 불순물로 사용된다. 상기한 B이온은 게이트 산화막(30) 하부의 PMOS 채널로 열확산하여 침투하려는 경향이 P(phosphorus)이온 또는 As(arsenic)이온과 같은 n형 불순물보다 큰 것으로 알려져 있다. 하지만, 본 발명에 따른 MML 반도체 소자 제조방법에서는 지폭스 공정과 같은 고온 열처리 공정의 수행 이후에 PMOS 게이트 전극(GP)에 도전형 불순물을 주입하기 때문에 B이온의 열확산 문제를 완화시킬 수 있다.
상기 메모리영역(M) 및 로직영역(L)에 형성되는 소오스/드레인 영역(180, 190 및 200)의 도전형 타입 및 형성 순서는, 상기한 바에 한정되는 것은 아니고 메모리영역(M) 및 로직영역(L)에 집적되는 반도체 소자 및 소오스/드레인 영역(180, 190 및 200)의 구현을 위한 공정상의 편의에 따라 다양하게 결정될 수 있다.
도 1g를 참조하면, 산화막 계열의 절연물질을 제거할 수 있는 습식 에천트, 예컨대 HF용액 또는 BOE용액을 사용하는 습식식각 공정을 진행함으로써, NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부표면과 NMOS 및 PMOS의 소오스/드레인 영역(190 및 200)을 노출시킨다. 그런 다음, 샐리사이드 공정을 진행하여 로직영역(L)의 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부표면과, NMOS 및 PMOS의 소오스/드레인 영역(190 및 200)상에 자기정렬된 실리사이드막 패턴(210), 예컨대 코발트 실리사이드막 패턴을 형성한다. 구체적으로, 반도체 기판(S) 전면에 고융점 금속막, 예컨대 코발트막을 소정의 두께로 형성한다. 그런 다음, 상기 코발트막과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 접촉계면에서, 및 상기 코발트막과 NMOS 및 PMOS의 소오스/드레인 영역(190 및 200)과의 접촉계면에서 실리사이드화 반응을 일으키기 위해 열처리 공정을 진행한다. 그런 다음, 실리사이드화하지 않은 고융점 금속막을 제거한다.
도면으로 도시하지는 않았지만, 경우에 따라 습식식각 공정으로 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부표면과 NMOS 및 PMOS의 소오스/드레인 영역(190 및 200)을 노출시키기 전에, 물질막 증착공정과 사진식각 공정을 진행하여 메모리영역(M)에만 MTO막과 질화막이 순차적으로 적층된 SBL(Silicidation Blocking Layer)을 형성할 수 있다. 물론, SBL을 형성함에 있어서 MTO막 대신 HTO막을 형성할 수도 있다.
도 1h를 참조하면, 반도체 기판(S) 전면에 실리콘산화물로 된 층간절연막(220)을 형성한다. 그런 다음, SAC공정을 메모리영역(M)에 적용하여 소오스/드레인 영역(180)과 전기적으로 연결되며 자기정렬된 콘택(230)을 형성한다. 구체적으로, 먼저 콘택홀(240)이 형성될 부분을 정의하는 감광막 패턴(미도시)을 층간절연막(220)상에 형성한다. 그런 다음, 상기 감광막 패턴(미도시), 메모리영역(M)에 형성되어 있는 하드마스크막 패턴(80) 및 스페이서(170)를 식각마스크로 사용하는 건식식각 공정을 진행하여 자기정렬 콘택(230)이 형성될 소오스/드레인 영역(180)을 노출시키는 콘택홀(240)을 형성한다. 그런 다음, 통상적인 방법으로 상기 콘택홀(240)에 폴리실리콘과 같은 도전물질을 매립한 후 광역 평탄화 공정을 진행하게 되면, 상기 콘택홀(240) 내에 자기정렬된 콘택(230)이 형성되게 된다.
상기에서는 본 발명에 따른 MML 반도체 소자 제조방법의 제1실시예를 상세하게 설명하였다. 이하에서는, 본 발명에 따른 MML 반도체 소자의 구조에 대한 제1실시예를 도 1h를 참조하여 상세하게 설명한다.
도 1h를 참조하면, 메모리영역(M)에는 폴리실리콘으로 된 게이트 도전막 패턴(40a)과 실리사이드막 패턴(60a)이 순차적으로 적층된 폴리사이드 게이트 전극(GPS)이 형성되어 있고, 로직영역(L)에는 샐리사이디드된 NMOS 및 PMOS 게이트 전극(GN및 GP)과 샐리사이디드된 소오스/드레인 영역(190 및 200)이 형성되어 있다. 상기 폴리사이드 게이트 전극(GPS)의 높이는 NMOS 및 PMOS 게이트 전극(GN및 GP)의 높이보다 낮다.
상기 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽에는 질화막 스페이서(170)가 구비된다. 상기 폴리사이드 게이트 전극(GPS)의 측벽과 상기 질화막 스페이서(170) 사이에는 MTO막(130) 또는 HTO막(미도시)과 질화막(140)이 순차적으로 개재된다. 상기 MTO막(130) 또는 HTO막(미도시)과 폴리사이드 게이트 전극(GPS)사이에는 지폭스막(90)이 개재될 수 있다.
반도체 기판(S)의 전면에는 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)을 덮는 층간절연막(220)이 형성되어 있고, 메모리영역(M)에 형성되어 있는 소오스/드레인 영역(180)상에는 SAC공정에서 형성된 자기정렬 콘택(230)이 상기 층간절연막(220)을 관통하여 형성되어 있다. 상기 층간절연막(220)과 폴리사이드 게이트 전극(GPS)상에 형성되어 있는 하드마스크막 패턴(80)사이에는 MTO막(160) 또는 HTO막(미도시)이 개재될 수 있다. 도면으로 도시하지는 않았지만, 상기 MTO막(160) 또는 HTO막(미도시)과 층간절연막(220)사이에는 메모리 영역(M)의 실리콘 소스가 드러나지 않도록 폴리 사이드 게이트 전극(GPS) 상부와 LDD 구조의 불순물 주입영역(100)을 차단하기 위하여 MTO막과 질화막이 순차적으로 적층된 SBL(silicide blocking layer)이 더 개재될 수도 있다.
상기 폴리사이드 게이트 전극(GPS)에 포함되어 있는 실리사이드막 패턴(60a)과 샐리사이디드된 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부에 구비된 실리사이드막 패턴(210)은 서로 다른 종류의 실리사이드 물질로 이루어질 수 있다.
도 2a 내지 도 2e는 본 발명에 따른 MML 반도체 소자 제조방법의 제2실시예를 도시한 공정 순서도들이다.
본 발명에 따른 MML 반도체 소자 제조방법의 제2실시예에 있어서는, 메모리영역(M)에만 선택적으로 WSix로 된 실리사이드막(도1c의 60 참조)을 형성하는 단계까지는 상기한 제1실시예와 실질적으로 동일한 공정단계들이 진행된다.
도 2a를 참조하면, 계속해서 메모리영역(M)의 실리사이드막(60)상에는 질화물로 된 하드마스크막 패턴(250)을 형성하고 로직영역(L)의 게이트 도전막(40)상에는 감광막 패턴(260)을 형성한다. 상기 하드마스크막 패턴(250) 및 감광막 패턴(260)은 메모리영역(M) 및 로직영역(L)에서 게이트 전극의 형성영역을 정의한다. 상기 하드마스크막 패턴(250)은 물질막 증착공정과 사진식각 공정을 적용하여 형성할 수 있고, 상기 감광막 패턴(260)은 사진공정을 적용하여 형성할 수 있다.
도 2b를 참조하면, 상기 하드마스크막 패턴(250) 및 감광막 패턴(260)을 식각마스크로 사용하고 이방성 식각특성이 있는 건식식각 공정, 예컨대 반응성 이온식각 공정을 진행하여 메모리영역(M)에서는 폴리사이드 게이트 전극(GPS)을, 로직영역(L)에서는 NMOS 게이트 전극(GN) 및 PMOS 게이트 전극(GP)을 형성한다. 상기 폴리사이드 게이트 전극(GPS), NMOS 및 PMOS 게이트 전극(GN및 GP)의 형성과정에서 적용되는 기술적 사상은 상기한 제1실시예의 경우와 실질적으로 동일하다.
상기 폴리사이드 게이트 전극(GPS)은 도전형 불순물, 예컨대 n형 불순물이 도핑된 게이트 도전막 패턴(40a)과 실리사이드막 패턴(60a)이 순차적으로 적층된 다중막 구조이며, 상기 NMOS 및 PMOS 게이트 전극(GN및 GP)은 불순물이 도핑되지 않은 게이트 도전막 패턴(60b)만으로 된 단일막 구조이다.
이어서, 상기 감광막 패턴(260)을 제거한 후, 상기한 제1실시예와 마찬가지로 상기 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 형성과정에서 게이트 전극에 유발된 손상을 회복시키기 위해 지폭스 공정을 진행하여 지폭스막(270)을 형성한다. 그리고 나서, 저농도의 도전형 불순물을 주입하는 이온주입 공정을 진행하여 메모리영역(M)에서는 N- LDD구조(280)를, 로직영역에서는 N- LDD구조(290) 및 P- LDD구조(300)를 구현한다. 이 때, 적용되는 기술적 사상은 상기 제1실시예의 경우와 실질적으로 동일하다. 그런 다음, 반도체 기판(S) 전면에 MTO막(310)을 형성한다. 물론, MTO막(310)대신에 HTO막을 형성할 수도 있다. 그리고 나서, 상기 제1실시예의 스페이서(도1f의 170 참조)형성단계와 실질적으로 동일한 방법을 사용하여 상기 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽에 질화물로 된 스페이서(320)를 형성한다. 물론, 상기 제1실시예와 마찬가지로 MTO막(310)형성단계를 생략할 수도 있다. 그 이후에, 고농도의 도전형 불순물을 주입하는 이온주입 공정을 진행하여 메모리영역(M)에서는 N+ 소오스/드레인 영역(330)을, 로직영역(L)에는 N+ 소오스/드레인 영역(340)과 P+ 소오스/드레인 영역(350)을 형성한다. 이 때, 적용되는 기술적 사상은 상기 제1실시예의 경우와 실질적으로 동일하다.
도 2c를 참조하면, 물질막 증착공정과 사진식각 공정을 적용하여 메모리영역에만 MTO막(360)과 질화막(370)이 순차적으로 적층된 SBL을 형성한다. 물론, MTO막(360)대신에 HTO막을 형성할 수도 있다.
도 2d를 참조하면, 메모리영역(M)에 형성된 질화막(370)과 로직영역에 형성된 스페이서(320)를 식각마스크로 사용하고 HF용액 또는 BOE용액을 습식에천트로 사용하는 습식식각 공정을 진행함으로써, 로직영역(L)의 소오스/드레인 영역(340 및 350)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부표면을 노출시킨다. 그런 다음, 상기 제1실시예와 마찬가지로 샐리사이드 공정을 진행하여 상기 소오스/드레인 영역(340 및 350)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부표면에 코발트 실리사이드막 패턴과 같은 실리사이드막 패턴(380)을 자기정렬되게 형성한다.
도 2e를 참조하면, 반도체 기판(S) 전면에 실리콘산화물로 된 층간절연막(390)을 형성한 다음, 상기 제1실시예와 마찬가지로 SAC공정을 진행하여 메모리영역(M)의 소오스/드레인 영역(330)과 전기적으로 연결되는 자기정렬 콘택(400)을 형성한다.
상기에서는 본 발명에 따른 MML 반도체 소자 제조방법의 제2실시예를 상세하게 설명하였다. 이하에서는 도 2e를 참조하여 본 발명에 따른 MML 반도체 소자의 구조에 대한 제2실시예를 상세하게 설명하기로 한다.
도 2e를 참조하면, 메모리영역(M)에는 폴리실리콘으로 된 게이트 도전막 패턴(40a)과 실리사이드막 패턴(60a)이 순차적으로 적층된 폴리사이드 게이트 전극(GPS)이 형성되어 있고, 로직영역(L)에는 샐리사이디드된 NMOS 및 PMOS 게이트 전극(GN및 GP)과 샐리사이디드된 소오스/드레인 영역(340 및 350)이 형성되어 있다. 상기 폴리사이드 게이트 전극(GPS)의 높이는 NMOS 및 PMOS 게이트 전극(GN및 GP)의 높이보다 낮다.
상기 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)의 측벽에는 질화막 스페이서(320)가 구비된다. 상기 폴리사이드 게이트 전극(GPS)의측벽과 상기 질화막 스페이서(320)사이에는 지폭스막(270)과 MTO막(310) 또는 HTO막(미도시)이 순차적으로 개재될 수 있다.
반도체 기판(S)의 전면에는 폴리사이드 게이트 전극(GPS)과 NMOS 및 PMOS 게이트 전극(GN및 GP)을 덮는 층간절연막(390)이 형성되어 있고, 메모리영역(M)에 형성되어 있는 소오스/드레인 영역(330) 상에는 SAC공정에서 형성된 자기정렬 콘택(400)이 상기 층간절연막(390)을 관통하여 형성되어 있다. 상기 층간절연막(400)과 폴리사이드 게이트 전극(GPS)상에 형성되어 있는 하드마스크막 패턴(80)사이에는 MTO막(160) 또는 HTO막(미도시)과 SBL이 순차적으로 개재된다.
상기 폴리사이드 게이트 전극(GPS)에 포함되어 있는 실리사이드막 패턴(60a)과 샐리사이디드된 NMOS 및 PMOS 게이트 전극(GN및 GP)의 상부에 구비된 실리사이드막 패턴(380)은 서로 다른 종류의 실리사이드 물질로 이루어질 수 있다.
이상에서는 본 발명이 바람직한 실시예를 상세하게 설명하였다. 하지만, 본 발명에 따른 기술적 사상의 범위가 상기한 실시예에만 한정되는 것은 아니고, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형이나 개량이 가능함은 물론이다.
본 발명의 일 측면에 따르면, 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극을 단일 식각공정으로 동시에 패터닝한다. 따라서, 메모리영역과 로직영역에서 게이트 전극을 별도로 패터닝해야 하는 공정상의 번거로움이 없다.
본 발명의 다른 측면에 따르면, 지폭스 공정과 같은 고온 열처리 공정을 수행한 이후에 PMOS 게이트 전극에 p형 도전형 불순물을 주입한다. 따라서, B이온과 같은 p형 불순물이 게이트 산화막을 통과하여 PMOS의 채널영역으로 열확산하는 것을 방지할 수 있다.
본 발명의 또 다른 측면에 따르면, SAC공정, 샐리사이드 공정 및 듀얼 게이트 공정을 유기적으로 결합하여 MML 반도체 소자를 제조하기 때문에 메모리영역에서는 높은 집적도로 메모리 회로를 형성할 수 있고 로직영역에서는 고성능을 가진 논리회로를 집적할 수 있다.
본 발명의 또 다른 측면에 따르면, 메모리영역에 형성되는 폴리사이드 게이트 전극의 높이가 로직영역에 형성되는 NMOS 및 PMOS 게이트 전극의 높이보다 낮기 때문에 SAC공정의 적용시 형성되는 콘택홀의 종횡비를 종래보다 감소시킬 수 있다. 따라서, 메모리영역에 집적되는 메모리 회로의 집적도를 종래보다 더욱 증가시킬 수 있게 된다.

Claims (23)

  1. 자기정렬 콘택구조를 가진 메모리영역과 NMOS 및 PMOS를 구비한 듀얼 게이트 구조의 로직영역이 함께 집적된 MML 반도체 소자로서,
    상기 메모리영역은, 폴리사이드 게이트 전극, 상기 폴리사이드 게이트 전극 의 상부에 형성되며 질화물을 함유하는 하드마스크막 패턴, 상기 폴리사이드 게이트 전극의 측벽 상에 형성되며 질화물을 함유하는 스페이서, 및 인접하는 상기 스페이서 사이에 형성되며 반도체 기판에 형성되어 있는 불순물 주입영역과 전기적으로 연결되는 자기정렬 콘택을 포함하고,
    상기 로직영역은, 샐리사이디드(salicided)된 NMOS 및 PMOS 촐리사이드 게이트 전극과 샐리사이디드된 소오스/드레인 영역을 포함하고,
    상기 메모리 영역에 형성된 폴리사이드 게이트 전극의 두께가 상기 로직 영역에 형성된 NMOS 및 PMOS 폴리사이드 게이트 전극의 두께보다 작은 것을 특징으로 하는 MML 반도체 소자.
  2. 제1항에 있어서, 상기 폴리사이드 게이트 전극은 실리콘을 함유하며 도전형 불순물이 도핑된 게이트 도전막 패턴과 실리사이드막 패턴을 포함하는 것을 특징으로 하는 MML 반도체 소자.
  3. 제2항에 있어서, 상기 게이트 도전막 패턴은 폴리실리콘막 패턴이고,
    상기 실리사이드막 패턴은 텅스텐 실리사이드막 패턴인 것을 특징으로 하는 MML 반도체 소자.
  4. 제1항에 있어서, 상기 NMOS 게이트 전극은 실리콘을 함유하며 n형 불순물이 도핑된 게이트 도전막 패턴과 샐리사이드 공정에 의하여 형성된 실리사이드막 패턴을 포함하는 것을 특징으로 하는 MML 반도체 소자.
  5. 제4항에 있어서, 상기 게이트 도전막 패턴은 폴리실리콘막 패턴이고,
    상기 실리사이드막은 코발트 실리사이드막 패턴인 것을 특징으로 하는 MML 반도체 소자.
  6. 제1항에 있어서, 상기 PMOS 게이트 전극은 실리콘을 함유하며 p형 불순물이 도핑된 게이트 도전막 패턴과 샐리사이드 공정에 의하여 형성된 실리사이드막 패턴을 포함하는 것을 특징으로 하는 MML 반도체 소자.
  7. 제6항에 있어서, 상기 게이트 도전막 패턴은 폴리실리콘막 패턴이고,
    상기 실리사이드막 패턴은 코발트 실리사이드막 패턴인 것을 특징으로 하는 MML 반도체 소자.
  8. 제1항에 있어서, 폴리사이드 게이트 전극과 샐리사이디드된 NMOS 및 PMOS 게이트 전극은 각각 실리사이드막 패턴을 포함하되, 그 종류가 서로 다른 것을 특징으로 하는 MML 반도체 소자.
  9. 제1항에 있어서, 상기 폴리사이드 게이트 전극의 측벽과 상기 스페이서 사이에 지폭스막이 개재된 것을 특징으로 하는 MML 반도체 소자.
  10. 제1항에 있어서, 상기 폴리사이드 게이트 전극의 측벽에서 상기 스페이서 방향으로 지폭스막, 질화막 및 MTO막이 순차적으로 개재된 것을 특징으로 하는 MML반도체 소자.
  11. 제1항에 있어서, 상기 폴리사이드 게이트 전극의 측벽에서 상기 스페이서 방향으로 지폭스막 및 MTO막이 순차적으로 개재된 것을 특징으로 하는 MML 반도체 소자.
  12. 제1항에 있어서, 상기 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극을 덮는 층간절연막을 더 포함하고,
    상기 메모리 영역의 상기 층간절연막은 그 하부에 상기 폴리사이드 게이트 전극과 상기 불순물 주입영역 상에 MTO막과 질화막이 순차적으로 적층된 SBL(Silicide Blocking layer)이 개재되어 더 포함된 것을 특징으로 하는 MML 반도체 소자.
  13. (a)메모리영역 및 로직영역이 정의된 반도체 기판을 준비하되, 소자분리막과 이에 의하여 정의된 활성영역 상에 게이트 산화막이 형성되어 있는 반도체 기판을 준비하는 단계;
    (b)상기 메모리영역 및 로직영역에 실리콘을 함유하는 게이트 도전막을 형성하는 단계;
    (c)상기 메모리영역에 형성된 게이트 도전막을 선택적으로 식각하여 두께를 낮추고 이렇게 두께가 낮아진 상기 게이트 도전막 내에 소정의 도전형 불순물을 주입하는 단계; 및
    (d)증착공정과 사진식각 공정을 이용하여 높이가 낮아진 메모리영역의 게이트 도전막 상에만 실리사이드막을 형성하여 상기 메모리 영역의 폴리사이드 게이트 전극을 형성하고, 소정의 마스크 공정을 거쳐서 상기 로직 영역에 형성된 게이트 도전막 상에만 실리사이드막을 형성하여 로직 영역의 폴리사이드 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 (c)단계는,
    (c1)상기 로직영역에 감광막 패턴을 형성하는 단계;
    (c2)상기 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역에 형성되어 있는 게이트 도전막을 식각하여 그 높이를 상기 로직영역에 형성되어 있는 게이트 도전막보다 낮추는 단계; 및
    (c3)이온주입 공정으로 높이가 낮아진 상기 메모리영역의 게이트 도전막에 소정의 도전형 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 (d)단계는,
    (d1)상기 메모리영역 및 로직영역에 실리사이드막을 형성하되, 상기 메모리영역에 형성되는 실리사이드막 상부표면의 높이가 상기 로직영역에 형성되어 있는 게이트 도전막의 상부표면 높이보다 낮도록 형성하는 단계;
    (d2)상기 메모리영역에 형성되어 있는 실리사이드막 상에 감광막 패턴을 형성하는 단계;
    (d3)상기 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 로직영역에 형성되어 있는 실리사이드막을 제거하는 단계; 및
    (d4)상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 (d)단계 이후에,
    (e1)상기 메모리영역 및 로직영역에서 게이트 전극이 형성될 부분에 질화물을 함유하는 하드마스크막 패턴을 형성하는 단계;
    (f1)상기 하드마스크막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역 및 로직영역에 각각 소정의 불순물이 도핑된 폴리사이드 게이트 전극 및 불순물이 도핑안된 NMOS 및 PMOS 게이트 전극을 형성하는 단계;
    (g1)이온주입 공정으로 상기 메모리영역 및 로직영역에 요구되는 도전형 불순물 타입의 LDD구조를 구현하는 단계;
    (h1)상기 LDD구조가 구현된 반도체 기판 전면에 질화막과 산화막을 순차적으로 형성하는 단계;
    (i1)상기 로직영역에 형성되어 있는 산화막만을 선택적으로 제거하는 단계; 및
    (j1)습식식각 공정으로 상기 로직영역에 형성되어 있는 질화막과 상기 NMOS 및 PMOS 게이트 전극 상에 형성되어 있는 하드마스크막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 (f1)단계는 상기 게이트 산화막을 식각정지막으로 사용하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 (h1)단계에서 형성하는 산화막은 MTO막인 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 (j1)단계를 진행한 이후에,
    (k1)상기 폴리사이드 게이트 전극과 상기 NMOS 및 PMOS 게이트 전극의 측벽에 질화물을 함유하는 스페이서를 형성하는 단계;
    (l1)이온주입 공정으로 상기 메모리영역 및 로직영역에 소정의 도전형 불순물을 주입하여 소오스/드레인 영역을 형성함과 동시에 상기 NMOS 및 PMOS 게이트 전극에도 소정의 도전형 불순물을 주입하는 단계 ;
    (m1)습식식각 공정으로 상기 로직영역에 형성되어 있는 상기 NMOS 및 PMOS의 게이트 전극의 상부표면 및 소오스/드레인 영역을 노출시키는 단계;
    (n1)샐리사이드 공정으로 상기 로직영역의 NMOS 및 PMOS의 게이트 전극 상부표면과 소오스/드레인 영역에 자기정렬된 실리사이드막 패턴을 형성하는 단계;
    (o1)상기 반도체 기판의 전면에 층간절연막을 형성하는 단계; 및
    (p1)SAC공정으로 메모리영역에 형성되어 있는 소오스/드레인 영역과 전기적으로 연결되는 자기정렬된 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  20. 제19항에 있어서, 상기 (m1)단계전에,
    상기 메모리영역에만 선택적으로 MTO막과 질화막이 순차적으로 적층된 SBL을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  21. 제13항에 있어서, 상기 (d)단계를 진행한 이후에,
    (e2)상기 메모리영역 및 로직영역에 있어서 게이트 전극이 형성될 부분에 각각 질화물을 함유하는 하드마스크막 패턴과 감광막 패턴을 형성하는 단계; 및
    (f2)상기 하드마스크막 패턴과 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 메모리영역 및 로직영역에 각각 소정의 불순물이 도핑된 폴리사이드 게이트 전극과 불순물이 도핑되지 않은 NMOS 및 PMOS 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  22. 제21항에 있어서, 상기 (f2)단계는 상기 게이트 산화막을 식각정지막으로 사용하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
  23. 제21항에 있어서, 상기 (f2)단계를 진행한 이후에,
    (g2)상기 감광막 패턴을 제거하는 단계;
    (h2)이온주입공정으로 상기 메모리영역 및 로직영역에 요구되는 도전형의 LDD구조를 구현하는 단계;
    (i2)상기 폴리사이드 게이트 전극과 NMOS 및 PMOS 게이트 전극의 측벽에 질화물을 함유하는 스페이서를 형성하는 단계;
    (j2)이온주입 공정으로 상기 메모리영역 및 로직영역에 소오스/드레인 영역을 형성하는 단계;
    (k2)상기 메모리영역에만 MTO막과 질화막이 순차적으로 적층된 SBL을 선택적으로 형성하는 단계;
    (l2)상기 SBL로 메모리영역을 보호하면서 습식식각 공정으로 NMOS 및 PMOS 게이트 전극의 상부표면과 NMOS 및 PMOS의 소오스/드레인 영역을 노출시키는 단계;
    (m2)샐리사이드 공정을 진행하여 상기 NMOS 및 PMOS의 게이트 전극의 상부표면과 소오스/드레인 영역 상에 실리사이드막 패턴을 형성하는 단계;
    (m2)상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 및
    (n2)SAC 공정으로 상기 메모리영역에 형성되어 있는 소오스/드레인 영역과 전기적으로 연결되며 자기정렬된 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조방법.
KR10-2000-0029302A 2000-05-30 2000-05-30 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법 KR100393205B1 (ko)

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US09/850,143 US6624019B2 (en) 2000-05-30 2001-05-08 Merged memory and logic semiconductor device of salicided dual gate structure including embedded memory of self-aligned contact structure and manufacturing method thereof
US10/623,587 US6815288B2 (en) 2000-05-30 2003-07-22 Merged memory and logic semiconductor device of salicided dual gate structure including embedded memory of self-aligned contact structure and manufacturing method thereof

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151686A (ja) * 2000-11-15 2002-05-24 Nec Corp 半導体装置およびその製造方法
KR100363100B1 (en) * 2001-05-24 2002-12-05 Samsung Electronics Co Ltd Semiconductor device including transistor and fabricating method thereof
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
US6534818B2 (en) * 2001-08-07 2003-03-18 Vanguard International Semiconductor Corporation Stacked-gate flash memory device
US20030030123A1 (en) * 2001-08-10 2003-02-13 Masayuki Ichige Semiconductor memory device equipped with memory transistor and peripheral transistor and method of manufacturing the same
JP2003258245A (ja) * 2002-03-01 2003-09-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR101053323B1 (ko) * 2002-05-14 2011-08-01 소니 주식회사 반도체 장치와 그 제조 방법, 및 전자 기기
JP2003347511A (ja) * 2002-05-30 2003-12-05 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US6703282B1 (en) * 2002-07-02 2004-03-09 Taiwan Semiconductor Manufacturing Company Method of reducing NMOS device current degradation via formation of an HTO layer as an underlying component of a nitride-oxide sidewall spacer
DE10314595B4 (de) * 2003-03-31 2006-05-04 Infineon Technologies Ag Verfahren zur Herstellung von Transistoren unterschiedlichen Leitungstyps und unterschiedlicher Packungsdichte in einem Halbleitersubstrat
KR101016338B1 (ko) * 2003-10-20 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 제조방법
EP1986240B1 (en) * 2003-10-23 2016-03-09 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
US20050212015A1 (en) * 2004-03-25 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate semiconductor device and manufacturing method
JP4232675B2 (ja) * 2004-04-01 2009-03-04 セイコーエプソン株式会社 半導体装置の製造方法
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
CN1989597A (zh) * 2004-07-30 2007-06-27 应用材料股份有限公司 薄硅化钨层沉积和栅金属集成
US20060043522A1 (en) * 2004-08-24 2006-03-02 Trivedi Jigish D Dual depth trench isolation
US20060157750A1 (en) * 2005-01-20 2006-07-20 Samsung Electronics Co., Ltd. Semiconductor device having etch-resistant L-shaped spacer and fabrication method thereof
US7332388B2 (en) * 2005-03-08 2008-02-19 Micron Technology, Inc. Method to simultaneously form both fully silicided and partially silicided dual work function transistor gates during the manufacture of a semiconductor device, semiconductor devices, and systems including same
KR100618908B1 (ko) * 2005-08-12 2006-09-05 삼성전자주식회사 게이트 저항을 개선한 반도체 소자 및 제조 방법
KR100663371B1 (ko) * 2005-08-24 2007-01-02 삼성전자주식회사 씨모스 반도체소자의 듀얼 게이트 전극의 제조방법
KR100748003B1 (ko) * 2006-08-31 2007-08-08 동부일렉트로닉스 주식회사 임베디드 비휘발성 메모리 및 그 제조방법
JP5268084B2 (ja) * 2006-12-22 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US8294216B2 (en) * 2008-08-14 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
KR102008744B1 (ko) * 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104681538B (zh) * 2013-11-26 2017-09-22 中芯国际集成电路制造(上海)有限公司 接触孔及其形成方法
CN104835790B (zh) * 2014-02-08 2017-10-31 中芯国际集成电路制造(上海)有限公司 一种嵌入式存储器件侧墙的制备方法
KR20180092185A (ko) 2017-02-08 2018-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10741569B2 (en) 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20220022163A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN113013170B (zh) * 2021-02-24 2024-04-19 上海华力微电子有限公司 或非型闪存器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256511A (ja) * 1997-03-12 1998-09-25 Lg Semicon Co Ltd 半導体デバイスの製造方法
KR19990057055A (ko) * 1997-12-29 1999-07-15 구본준 반도체소자의 제조방법
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US6037625A (en) * 1997-12-08 2000-03-14 Nec Corporation Semiconductor device with salicide structure and fabrication method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030993A (ko) * 1997-10-08 1999-05-06 윤종용 고속동작을 위한 모스트랜지스터구조
US5998252A (en) 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration
US5863820A (en) * 1998-02-02 1999-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of sac and salicide processes on a chip having embedded memory
US6015730A (en) 1998-03-05 2000-01-18 Taiwan Semiconductor Manufacturing Company Integration of SAC and salicide processes by combining hard mask and poly definition
US6096595A (en) * 1999-05-12 2000-08-01 Taiwan Semiconductor Manufacturing Company Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices
US6168984B1 (en) * 1999-10-15 2001-01-02 Taiwan Semiconductor Manufacturing Company Reduction of the aspect ratio of deep contact holes for embedded DRAM devices
US6432768B1 (en) * 2000-02-21 2002-08-13 United Microelectronics Corp. Method of fabricating memory device and logic device on the same chip
KR100360410B1 (ko) * 2000-11-14 2002-11-13 삼성전자 주식회사 자기 정렬된 컨택 구조를 갖는 디램 소자와 듀얼 게이트구조의 로직 소자가 복합된 ｍｄｌ 반도체 소자의 제조 방법
KR100418928B1 (ko) * 2001-10-24 2004-02-14 주식회사 하이닉스반도체 엠디엘 반도체 소자의 제조 방법
JP2003174101A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256511A (ja) * 1997-03-12 1998-09-25 Lg Semicon Co Ltd 半導体デバイスの製造方法
US6037625A (en) * 1997-12-08 2000-03-14 Nec Corporation Semiconductor device with salicide structure and fabrication method thereof
KR19990057055A (ko) * 1997-12-29 1999-07-15 구본준 반도체소자의 제조방법
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology

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