JPH10256511A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 １チップにＤＲＡＭデバイスとロジックデバ
イスとを形成させたデバイスの信頼性を高める製造方法
を提供する。 【解決手段】 ＤＲＡＭ領域では自己整合技術を利用し
てコンタクトを形成し、かつロジックデバイス領域では
必要箇所にシリサイドを形成することを一連の工程で行
って、１つのチップに双方のデバイスを形成する半導体
デバイスの製造方法。
イスとを形成させたデバイスの信頼性を高める製造方法
を提供する。 【解決手段】 ＤＲＡＭ領域では自己整合技術を利用し
てコンタクトを形成し、かつロジックデバイス領域では
必要箇所にシリサイドを形成することを一連の工程で行
って、１つのチップに双方のデバイスを形成する半導体
デバイスの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に関し、特に自己整合技術利用してコンタクト
を形成する工程とシリサイドを形成工程とを一連の工程
で行うことができる半導体デバイスの製造方法に関する
ものである。
製造方法に関し、特に自己整合技術利用してコンタクト
を形成する工程とシリサイドを形成工程とを一連の工程
で行うことができる半導体デバイスの製造方法に関する
ものである。
【０００２】
【従来の技術】近年半導体デバイスはより高集積化が進
められている。例えばＤＲＡＭデバイスの場合、チップ
内に１ギガビットの情報を記憶させることができるデバ
イスが開発中である。このような１ＧビットのＤＲＡＭ
デバイス内の単位情報を記憶させる単位素子のサイズは
０．３μｍ2 前後となってきている。
められている。例えばＤＲＡＭデバイスの場合、チップ
内に１ギガビットの情報を記憶させることができるデバ
イスが開発中である。このような１ＧビットのＤＲＡＭ
デバイス内の単位情報を記憶させる単位素子のサイズは
０．３μｍ2 前後となってきている。
【０００３】これを実現するために、超微細化パターン
形成技術と関連した多くの技術の開発が要求されてい
る。超微細化パターン形成技術の代表的な例としては、
コンタクトホールを形成するためにマスク合わせ誤差を
許容できる自己整合技術を利用することである。これは
０．３μｍ2 以下の単位素子を製造する技術においては
ぜひとも必要な技術であり、自己整合されたコンタクト
ホール形成工程を用いることによりパターン形成がより
容易になる。
形成技術と関連した多くの技術の開発が要求されてい
る。超微細化パターン形成技術の代表的な例としては、
コンタクトホールを形成するためにマスク合わせ誤差を
許容できる自己整合技術を利用することである。これは
０．３μｍ2 以下の単位素子を製造する技術においては
ぜひとも必要な技術であり、自己整合されたコンタクト
ホール形成工程を用いることによりパターン形成がより
容易になる。
【０００４】一方、マルチメディアの発達により、より
複雑な機能を備えた製品が要求されるようになってい
る。しかもこの複雑な機能を有しながらも、関連システ
ムの側面からは小型化、軽量化及び携帯化が要求されて
いる。従って、上記の相反する２つの要求を満足させる
ために、関連するデバイスのワンチップ化が最近の半導
体デバイスの製造技術の関心事として浮き上がってい
る。代表的な傾向としては、ＤＲＡＭデバイスとロジッ
クデバイスとを一緒にしてワンチップ化しようとする動
きがある。これを可能にするためには、新たな半導体単
位工程の開発よりも、従来のＤＲＡＭデバイスの製造工
程とロジックデバイスの製造工程とを同時に行うことが
できる技術の開発が要求されている。
複雑な機能を備えた製品が要求されるようになってい
る。しかもこの複雑な機能を有しながらも、関連システ
ムの側面からは小型化、軽量化及び携帯化が要求されて
いる。従って、上記の相反する２つの要求を満足させる
ために、関連するデバイスのワンチップ化が最近の半導
体デバイスの製造技術の関心事として浮き上がってい
る。代表的な傾向としては、ＤＲＡＭデバイスとロジッ
クデバイスとを一緒にしてワンチップ化しようとする動
きがある。これを可能にするためには、新たな半導体単
位工程の開発よりも、従来のＤＲＡＭデバイスの製造工
程とロジックデバイスの製造工程とを同時に行うことが
できる技術の開発が要求されている。
【０００５】添付図面を参照して従来の半導体デバイス
の製造方法を以下に説明する。図１、２は従来のＤＲＡ
Ｍとロジックとをワンチップ化した半導体デバイス中の
ＤＲＡＭデバイス領域の形成方法を示す工程断面図であ
り、図３、４は従来の半導体デバイス中のロジックデバ
イス領域の形成方法を示す工程断面図である。従来はＤ
ＲＡＭ領域とロジック領域とを別々の工程で形成してい
た。従来の半導体デバイス中のＤＲＡＭ領域の形成方法
は、図１に示すように、半導体基板１の活性領域とフィ
ールド領域を区画した後、フィールド領域にフィールド
酸化膜２を形成させる。次いで、全面に第１酸化膜、ポ
リシリコン層、第１シリコン窒化膜を順次に堆積する
（図示せず）。この後、感光膜を塗布して露光及び現像
工程で選択的にパターニングした後、パターニングされ
た感光膜をマスクに用いて第１シリコン窒化膜、ポリシ
リコン層、第１酸化膜を異方性エッチングして全面にゲ
ートキャップ窒化膜５、ゲートライン４、ゲート酸化膜
３を積層したゲート電極を形成する。次に、半導体基板
１のゲート電極の両側にＮ型の低濃度イオンを注入して
ＬＤＤ領域６を形成する（図１ａ）。
の製造方法を以下に説明する。図１、２は従来のＤＲＡ
Ｍとロジックとをワンチップ化した半導体デバイス中の
ＤＲＡＭデバイス領域の形成方法を示す工程断面図であ
り、図３、４は従来の半導体デバイス中のロジックデバ
イス領域の形成方法を示す工程断面図である。従来はＤ
ＲＡＭ領域とロジック領域とを別々の工程で形成してい
た。従来の半導体デバイス中のＤＲＡＭ領域の形成方法
は、図１に示すように、半導体基板１の活性領域とフィ
ールド領域を区画した後、フィールド領域にフィールド
酸化膜２を形成させる。次いで、全面に第１酸化膜、ポ
リシリコン層、第１シリコン窒化膜を順次に堆積する
（図示せず）。この後、感光膜を塗布して露光及び現像
工程で選択的にパターニングした後、パターニングされ
た感光膜をマスクに用いて第１シリコン窒化膜、ポリシ
リコン層、第１酸化膜を異方性エッチングして全面にゲ
ートキャップ窒化膜５、ゲートライン４、ゲート酸化膜
３を積層したゲート電極を形成する。次に、半導体基板
１のゲート電極の両側にＮ型の低濃度イオンを注入して
ＬＤＤ領域６を形成する（図１ａ）。
【０００６】図１ｂに示すように、全面に第２シリコン
窒化膜７を堆積する。その第２シリコン窒化膜７を異方
性エッチングで除去してゲート電極の両側面に側壁絶縁
膜７ａを形成する。そして、側壁絶縁膜７ａとゲート電
極をマスクに用いて半導体基板７にＮ型の高濃度不純物
イオンを注入してソース／ドレイン領域８を形成する
（図１ｃ）。
窒化膜７を堆積する。その第２シリコン窒化膜７を異方
性エッチングで除去してゲート電極の両側面に側壁絶縁
膜７ａを形成する。そして、側壁絶縁膜７ａとゲート電
極をマスクに用いて半導体基板７にＮ型の高濃度不純物
イオンを注入してソース／ドレイン領域８を形成する
（図１ｃ）。
【０００７】図２ｄに示すように、半導体基板１に第２
酸化膜９を堆積する。全面に感光膜１０を塗布した後、
露光及び現像工程で隣接するゲート電極の間の感光膜１
０を除去する（図２ｅ）。さらに、図２ｆに示すよう
に、感光膜１０をマスクに用いて、酸化膜とシリコン窒
化膜のエッチング選択比が高い条件で、第２酸化膜９を
自己整合技術されたコンタクトホール形成工程を介して
隣接するゲート電極の間のソース／ドレイン領域８が露
出されるようにコンタクトホールを形成する。
酸化膜９を堆積する。全面に感光膜１０を塗布した後、
露光及び現像工程で隣接するゲート電極の間の感光膜１
０を除去する（図２ｅ）。さらに、図２ｆに示すよう
に、感光膜１０をマスクに用いて、酸化膜とシリコン窒
化膜のエッチング選択比が高い条件で、第２酸化膜９を
自己整合技術されたコンタクトホール形成工程を介して
隣接するゲート電極の間のソース／ドレイン領域８が露
出されるようにコンタクトホールを形成する。
【０００８】次いで、ロジックデバイスのシリサイド層
の形成方法を説明する。図３ａに示すように、半導体基
板１に活性領域とフィールド領域を区画した後、フィー
ルド領域にフィールド酸化膜２を形成する。そして、全
面に第１酸化膜とポリシリコン層を堆積した後、感光膜
を塗布し、露光及び現像工程を介して所定領域をパター
ニングする（図示せず）。次に、パターニングされた感
光膜をマスクに用いて第１酸化膜とポリシリコン層を除
去して所定の領域にゲート酸化膜１３とゲートライン１
４を形成する。
の形成方法を説明する。図３ａに示すように、半導体基
板１に活性領域とフィールド領域を区画した後、フィー
ルド領域にフィールド酸化膜２を形成する。そして、全
面に第１酸化膜とポリシリコン層を堆積した後、感光膜
を塗布し、露光及び現像工程を介して所定領域をパター
ニングする（図示せず）。次に、パターニングされた感
光膜をマスクに用いて第１酸化膜とポリシリコン層を除
去して所定の領域にゲート酸化膜１３とゲートライン１
４を形成する。
【０００９】図３ｂに示すように、ゲートライン１４の
両側面に低濃度Ｎ型不純物イオンを注入してＬＤＤ領域
１５を形成する。図３ｃに示すように、第２酸化膜を堆
積した後、エッチバックしてゲート酸化膜１３とゲート
ライン１４の両側面に側壁絶縁膜１６を形成する。
両側面に低濃度Ｎ型不純物イオンを注入してＬＤＤ領域
１５を形成する。図３ｃに示すように、第２酸化膜を堆
積した後、エッチバックしてゲート酸化膜１３とゲート
ライン１４の両側面に側壁絶縁膜１６を形成する。
【００１０】図４ｄに示すように、側壁絶縁膜１６とゲ
ートライン１４をマスクに用いて半導体基板１１にＮ型
の高濃度不純物イオンを注入してソース／ドレイン領域
１７を形成する。図４ｅに示すように、半導体基板１１
に金属層１８を堆積する。この金属層としては、チタン
Ｔｉ、タングステンＷ、タンタルＴａが使用可能であ
る。図４ｆに示すように、熱工程を介して金属層１８と
接触されたゲートライン１４の上とソース／ドレイン領
域１７の上にシリサイド層１９を形成する。この後に、
シリサイド層１９の形成されなかった金属層１８を除去
する。
ートライン１４をマスクに用いて半導体基板１１にＮ型
の高濃度不純物イオンを注入してソース／ドレイン領域
１７を形成する。図４ｅに示すように、半導体基板１１
に金属層１８を堆積する。この金属層としては、チタン
Ｔｉ、タングステンＷ、タンタルＴａが使用可能であ
る。図４ｆに示すように、熱工程を介して金属層１８と
接触されたゲートライン１４の上とソース／ドレイン領
域１７の上にシリサイド層１９を形成する。この後に、
シリサイド層１９の形成されなかった金属層１８を除去
する。
【００１１】
【発明が解決しようとする課題】上記の従来の半導体デ
バイスの製造方法は、以下の問題点があった。第１に、
自己整合技術を利用してＤＲＡＭのゲート電極のいずれ
かの不純物領域にコンタクトホールを形成させる場合
は、ゲート電極の両側面の側壁絶縁膜をシリコン窒化膜
で形成しなければならないため、トランジスタの動作時
に発生するホットキャリヤをトラップする領域がシリコ
ン窒化膜に多く発生する。このため、チャンネルの抵抗
が大きくなり、トランジスタが誤動作することがあり、
デバイスの信頼性が低下する。第２に、ロジックデバイ
スとＤＲＡＭデバイスとを１つのチップに一連の工程で
製造するとき、双方の側壁を同時に形成することになる
が、そうすると双方とも同じ材料を使用することにな
る。その際、ロジックデバイスのゲートラインの両側面
の側壁絶縁膜を酸化膜の代わりにシリコン窒化膜で形成
すれば、シリコン窒化膜の構造は酸化膜に比べて非対称
であるため、シリコン原子を引っ張る電気的な力（クー
ロン力）が作用する。これにより、ソース／ドレイン領
域とゲートラインのシリコン原子がシリコン窒化膜で形
成された側壁絶縁膜へ移動してシリサイドを形成するよ
うになって、ゲートラインとソース／ドレイン領域が電
気的に連結されるブリッジ問題が発生する。
バイスの製造方法は、以下の問題点があった。第１に、
自己整合技術を利用してＤＲＡＭのゲート電極のいずれ
かの不純物領域にコンタクトホールを形成させる場合
は、ゲート電極の両側面の側壁絶縁膜をシリコン窒化膜
で形成しなければならないため、トランジスタの動作時
に発生するホットキャリヤをトラップする領域がシリコ
ン窒化膜に多く発生する。このため、チャンネルの抵抗
が大きくなり、トランジスタが誤動作することがあり、
デバイスの信頼性が低下する。第２に、ロジックデバイ
スとＤＲＡＭデバイスとを１つのチップに一連の工程で
製造するとき、双方の側壁を同時に形成することになる
が、そうすると双方とも同じ材料を使用することにな
る。その際、ロジックデバイスのゲートラインの両側面
の側壁絶縁膜を酸化膜の代わりにシリコン窒化膜で形成
すれば、シリコン窒化膜の構造は酸化膜に比べて非対称
であるため、シリコン原子を引っ張る電気的な力（クー
ロン力）が作用する。これにより、ソース／ドレイン領
域とゲートラインのシリコン原子がシリコン窒化膜で形
成された側壁絶縁膜へ移動してシリサイドを形成するよ
うになって、ゲートラインとソース／ドレイン領域が電
気的に連結されるブリッジ問題が発生する。
【００１２】本発明は、上記の問題点を解決するために
なされたもので、ＤＲＡＭ領域では自己整合技術を利用
してコンタクトを形成し、かつロジックデバイス領域で
は必要箇所にシリサイドを形成することを一連の工程で
行って、１つのチップに双方のデバイスを形成する半導
体デバイスの製造方法を提供することが目的である。
なされたもので、ＤＲＡＭ領域では自己整合技術を利用
してコンタクトを形成し、かつロジックデバイス領域で
は必要箇所にシリサイドを形成することを一連の工程で
行って、１つのチップに双方のデバイスを形成する半導
体デバイスの製造方法を提供することが目的である。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体デバイスの製造方法は、半導体基板
上のＤＲＡＭデバイス領域とロジックデバイス領域とに
それぞれゲートラインを形成したのち、それらのゲート
ラインの両側面に側壁酸化膜を形成する。その後基板に
不純物領域を形成させて、ゲートラインを含む半導体基
板の全面にシリコン窒化膜を形成する。そのシリコン窒
化膜のロジックデバイス領域の部分を除去して、ロジッ
クデバイスのゲートラインの側壁を酸化膜が露出するよ
うにする一方、ＤＲＡＭデバイス領域のゲートラインの
側壁には酸化膜の上にシリコン窒化膜が覆っている状態
にする。そうしてから、ロジックデバイス領域のゲート
ラインの上部とそのゲートラインの両側の不純物領域上
にシリサイド層を形成する。シリサイド層を形成させた
後全面に酸化膜を形成して、その酸化膜にコンタクトホ
ールを形成する。その際、ＤＲＡＭ領域ではゲート電極
の側壁の表面にシリコン窒化膜が形成されているので、
自己整合技術を利用することができる。
めの本発明の半導体デバイスの製造方法は、半導体基板
上のＤＲＡＭデバイス領域とロジックデバイス領域とに
それぞれゲートラインを形成したのち、それらのゲート
ラインの両側面に側壁酸化膜を形成する。その後基板に
不純物領域を形成させて、ゲートラインを含む半導体基
板の全面にシリコン窒化膜を形成する。そのシリコン窒
化膜のロジックデバイス領域の部分を除去して、ロジッ
クデバイスのゲートラインの側壁を酸化膜が露出するよ
うにする一方、ＤＲＡＭデバイス領域のゲートラインの
側壁には酸化膜の上にシリコン窒化膜が覆っている状態
にする。そうしてから、ロジックデバイス領域のゲート
ラインの上部とそのゲートラインの両側の不純物領域上
にシリサイド層を形成する。シリサイド層を形成させた
後全面に酸化膜を形成して、その酸化膜にコンタクトホ
ールを形成する。その際、ＤＲＡＭ領域ではゲート電極
の側壁の表面にシリコン窒化膜が形成されているので、
自己整合技術を利用することができる。
【００１４】
【発明の実施の形態】添付図面に基づき本発明実施形態
の半導体デバイスの製造方法を以下に説明する。図５〜
図８は、本実施形態の半導体デバイスの製造方法を示す
工程断面図である。本半導体デバイスの製造方法は、１
つのチップにＤＲＡＭデバイスとロジックデバイスとを
一連の工程で製造するようにした。図面上に左側がＤＲ
ＡＭデバイス領域、右側がロジックデバイス領域を示
す。図５ａに示すように、半導体基板３１に活性領域と
フィールド領域を定めた後、フィールド領域にフィール
ド酸化膜３２を形成する。その全面に熱酸化工程でゲー
ト酸化膜３３を形成し、その上にポリシリコン層を堆積
したのち、感光膜を塗布し（図示せず）、露光及び現像
工程で選択的にパターニングし、パターニングされた感
光膜を用いて前記ポリシリコン層とゲート酸化膜３３を
エッチングして活性領域にゲート酸化膜３３とゲートラ
イン３４を形成する。この後に、ゲートライン３４の両
側の半導体基板３１にリンイオンを注入してＬＤＤ領域
３５を形成する。
の半導体デバイスの製造方法を以下に説明する。図５〜
図８は、本実施形態の半導体デバイスの製造方法を示す
工程断面図である。本半導体デバイスの製造方法は、１
つのチップにＤＲＡＭデバイスとロジックデバイスとを
一連の工程で製造するようにした。図面上に左側がＤＲ
ＡＭデバイス領域、右側がロジックデバイス領域を示
す。図５ａに示すように、半導体基板３１に活性領域と
フィールド領域を定めた後、フィールド領域にフィール
ド酸化膜３２を形成する。その全面に熱酸化工程でゲー
ト酸化膜３３を形成し、その上にポリシリコン層を堆積
したのち、感光膜を塗布し（図示せず）、露光及び現像
工程で選択的にパターニングし、パターニングされた感
光膜を用いて前記ポリシリコン層とゲート酸化膜３３を
エッチングして活性領域にゲート酸化膜３３とゲートラ
イン３４を形成する。この後に、ゲートライン３４の両
側の半導体基板３１にリンイオンを注入してＬＤＤ領域
３５を形成する。
【００１５】図５ｂに示すように、全面にＣＶＤ法で第
１酸化膜３６を形成する。図５ｃに示すように、第１酸
化膜３６をエッチバックしてゲートライン３４の両側面
に側壁絶縁膜３６ａを形成する。そして、側壁絶縁膜３
６ａとゲートライン３４をマスクに用いて半導体基板３
１に高濃度Ｎ型不純物イオンを注入してソース／ドレイ
ン領域３７を形成する。
１酸化膜３６を形成する。図５ｃに示すように、第１酸
化膜３６をエッチバックしてゲートライン３４の両側面
に側壁絶縁膜３６ａを形成する。そして、側壁絶縁膜３
６ａとゲートライン３４をマスクに用いて半導体基板３
１に高濃度Ｎ型不純物イオンを注入してソース／ドレイ
ン領域３７を形成する。
【００１６】図５ｄに示すように、全面にＣＶＤ法でシ
リコン窒化膜３８を薄く形成する。図６ｅに示すよう
に、全面に感光膜３９を塗布したのち、露光及び現像工
程でロジックデバイスの上部の感光膜３９を除去する。
この感光膜３９をマスクに用いてロジックデバイス上に
形成されたシリコン窒化膜３８を除去する。残されてい
た感光膜３９を除去した後、図６ｆに示すように、全面
にスパッタ法で金属層４０を形成する。この金属層４０
としてはチタンＴｉ、タングステンＷ、タンタルＴａが
使用可能である。
リコン窒化膜３８を薄く形成する。図６ｅに示すよう
に、全面に感光膜３９を塗布したのち、露光及び現像工
程でロジックデバイスの上部の感光膜３９を除去する。
この感光膜３９をマスクに用いてロジックデバイス上に
形成されたシリコン窒化膜３８を除去する。残されてい
た感光膜３９を除去した後、図６ｆに示すように、全面
にスパッタ法で金属層４０を形成する。この金属層４０
としてはチタンＴｉ、タングステンＷ、タンタルＴａが
使用可能である。
【００１７】図６ｇに示すように、不活性気体を注入し
た状態で、５００〜７００℃の温度で熱処理して、ゲー
トライン３４の上とソース／ドレイン領域３７と接続さ
れた金属層４０にシリサイド層４０ａを形成する。この
とき、例えばチタンＴｉからなる金属層４０の場合は、
１つのＴｉ原子が２つのＳｉ原子と反応してチタニウム
シリサイド（ＴｉＳｉ2 ）層が形成される。このチタニ
ウムシリサイド層は、チタンがシリコンの露出した表面
でシリコンを消耗しながら形成される。このとき、ＤＲ
ＡＭデバイス側はその表面がシリコン窒化膜３８で覆わ
れているので、シリサイド化が生じない。金属層４０が
そのまま残る。
た状態で、５００〜７００℃の温度で熱処理して、ゲー
トライン３４の上とソース／ドレイン領域３７と接続さ
れた金属層４０にシリサイド層４０ａを形成する。この
とき、例えばチタンＴｉからなる金属層４０の場合は、
１つのＴｉ原子が２つのＳｉ原子と反応してチタニウム
シリサイド（ＴｉＳｉ2 ）層が形成される。このチタニ
ウムシリサイド層は、チタンがシリコンの露出した表面
でシリコンを消耗しながら形成される。このとき、ＤＲ
ＡＭデバイス側はその表面がシリコン窒化膜３８で覆わ
れているので、シリサイド化が生じない。金属層４０が
そのまま残る。
【００１８】図７ｈに示すように、シリサイド層４０ａ
が形成されなかった金属層４０をアンモニア水溶液に浸
けて除去する。次いで、７００〜８００℃で熱処理して
シリサイド層４０ａを安定化させる。ＣＶＤ法で第２酸
化膜４１を半導体基板３１に平坦に堆積する。図７ｉに
示すように、全面に感光膜４２を塗布し、露光及び現像
工程でＤＲＡＭデバイスのゲートライン３４の一方の
側、ゲートラインが隣接している場合はその双方に共通
の側のソース／ドレイン領域３７の上部、及びロジック
デバイスのゲートライン３４の一方の側のソース／ドレ
イン領域３７の上側の感光膜４２を除去する。このと
き、ＤＲＡＭデバイスの感光膜４２は、後工程で露出す
る半導体基板３１の部分より大きいサイズにパターニン
グして自己整合技術を利用するようにし、ロジックデバ
イスの感光膜４２は、シリサイド層４０ａと接触する部
分と一致するようにパッドパターニングされる。
が形成されなかった金属層４０をアンモニア水溶液に浸
けて除去する。次いで、７００〜８００℃で熱処理して
シリサイド層４０ａを安定化させる。ＣＶＤ法で第２酸
化膜４１を半導体基板３１に平坦に堆積する。図７ｉに
示すように、全面に感光膜４２を塗布し、露光及び現像
工程でＤＲＡＭデバイスのゲートライン３４の一方の
側、ゲートラインが隣接している場合はその双方に共通
の側のソース／ドレイン領域３７の上部、及びロジック
デバイスのゲートライン３４の一方の側のソース／ドレ
イン領域３７の上側の感光膜４２を除去する。このと
き、ＤＲＡＭデバイスの感光膜４２は、後工程で露出す
る半導体基板３１の部分より大きいサイズにパターニン
グして自己整合技術を利用するようにし、ロジックデバ
イスの感光膜４２は、シリサイド層４０ａと接触する部
分と一致するようにパッドパターニングされる。
【００１９】図７ｊに示すように、パターニングされた
感光膜４２をマスクに用いて、第２酸化膜４１とシリコ
ン窒化膜３８のエッチング選択比が高いＣＨＦ3 、Ｃ2
Ｆ6、Ａｒガスが混合された状態で、異方性エッチング
でシリコン窒化膜３８とシリサイド層４０ａが露出され
るまで第２酸化膜４１を除去する。これにより、ＤＲＡ
Ｍデバイスが形成される領域にはシリコン窒化膜３８が
露出されて自己整合技術を利用してコンタクトホールが
形成され、ロジックデバイスが形成される領域にはパタ
ーニングによってシリサイド層４０ａが露出されるよう
にコンタクトホールが形成される。
感光膜４２をマスクに用いて、第２酸化膜４１とシリコ
ン窒化膜３８のエッチング選択比が高いＣＨＦ3 、Ｃ2
Ｆ6、Ａｒガスが混合された状態で、異方性エッチング
でシリコン窒化膜３８とシリサイド層４０ａが露出され
るまで第２酸化膜４１を除去する。これにより、ＤＲＡ
Ｍデバイスが形成される領域にはシリコン窒化膜３８が
露出されて自己整合技術を利用してコンタクトホールが
形成され、ロジックデバイスが形成される領域にはパタ
ーニングによってシリサイド層４０ａが露出されるよう
にコンタクトホールが形成される。
【００２０】図８ｋに示すように、ＲＦバイアスを印加
せず、プラズマエッチングしてシリコン窒化膜３８をエ
ッチングしてＤＲＡＭデバイスとロジックデバイスのコ
ンタクトホールを形成する。このように、プラズマエッ
チング方法を用いると、半導体基板３１の損傷無しにシ
リコン窒化膜３８をエッチングすることができる。図８
ｌに示すように、感光膜４２を除去してすることで自己
整合技術を利用したコンタクトホールを備えたＤＲＡＭ
デバイスとシリサイド層４０ａを備えたロジックデバイ
スの形成工程とを一連の工程で行って１つのチップに形
成する。
せず、プラズマエッチングしてシリコン窒化膜３８をエ
ッチングしてＤＲＡＭデバイスとロジックデバイスのコ
ンタクトホールを形成する。このように、プラズマエッ
チング方法を用いると、半導体基板３１の損傷無しにシ
リコン窒化膜３８をエッチングすることができる。図８
ｌに示すように、感光膜４２を除去してすることで自己
整合技術を利用したコンタクトホールを備えたＤＲＡＭ
デバイスとシリサイド層４０ａを備えたロジックデバイ
スの形成工程とを一連の工程で行って１つのチップに形
成する。
【００２１】
【発明の効果】上記のように製造される本発明のＤＲＡ
Ｍデバイス領域とロジックデバイス領域を含む半導体デ
バイスの製造方法は、ゲートラインの側面に双方の領域
とも側壁酸化膜を形成させた後シリコン窒化膜を形成さ
せ、ロジックデバイス量異近所シリコン窒化膜を除去し
てその後のシリサイド化並びにコンタクトホール形成工
程を行うので、ロジックデバイスのゲートライン上にシ
リサイド層を形成しても、ゲートラインとソース／ドレ
インとが電気的に連結されるブリッジ問題を防止するこ
とができる一方、ＤＲＡＭデバイス領域では自己整合技
術を利用してコンタクトホールを形成させることができ
る。さらに、本発明においては、ＤＲＡＭのゲート電極
の側壁を酸化膜で形成することができるので、トランジ
スタの動作時に発生するホットキャリヤをトラップする
ことがなくなり、トランジスタのホットキャリヤによる
誤動作を無くすことができる。
Ｍデバイス領域とロジックデバイス領域を含む半導体デ
バイスの製造方法は、ゲートラインの側面に双方の領域
とも側壁酸化膜を形成させた後シリコン窒化膜を形成さ
せ、ロジックデバイス量異近所シリコン窒化膜を除去し
てその後のシリサイド化並びにコンタクトホール形成工
程を行うので、ロジックデバイスのゲートライン上にシ
リサイド層を形成しても、ゲートラインとソース／ドレ
インとが電気的に連結されるブリッジ問題を防止するこ
とができる一方、ＤＲＡＭデバイス領域では自己整合技
術を利用してコンタクトホールを形成させることができ
る。さらに、本発明においては、ＤＲＡＭのゲート電極
の側壁を酸化膜で形成することができるので、トランジ
スタの動作時に発生するホットキャリヤをトラップする
ことがなくなり、トランジスタのホットキャリヤによる
誤動作を無くすことができる。
【図１】 従来の半導体デバイス中のＤＲＡＭ領域の形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図２】 従来の半導体デバイス中のＤＲＡＭ領域の形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図３】 従来の半導体デバイス中のロジックデバイス
の形成方法を示す工程断面図。
の形成方法を示す工程断面図。
【図４】 従来の半導体デバイス中のロジックデバイス
の形成方法を示す工程断面図。
の形成方法を示す工程断面図。
【図５】 本発明実施形態の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図６】 本発明実施形態の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図７】 本発明実施形態の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図８】 本発明実施形態の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
３１ 半導体基板 ３２ フィールド酸化膜 ３３ ゲート酸化膜 ３４ ゲートライン ３５ ＬＤＤ領域 ３６ 第１酸化膜 ３６ａ 側壁絶縁膜 ３７ ソース／ドレイン領域 ３８ シリコン窒化膜 ３９、４２ 感光膜 ４０ 金属層 ４０ａ シリサイド層 ４１ 第２酸化膜
Claims (4)
- 【請求項１】 ＤＲＡＭデバイス領域とロジックデバイ
ス領域とを備えた半導体デバイスの製造方法において、 半導体基板のそれぞれの領域にゲート酸化膜を備えたゲ
ートラインを形成する第１工程と、 前記ゲートラインの両側面に側壁酸化膜を形成する第２
工程と、 前記半導体基板の第１、第２ゲートラインの両側に不純
物領域を形成する第３工程と、 前記ゲートラインを含む半導体基板の全面にシリコン窒
化膜を形成する第４工程と、 前記ロジックデバイス領域のシリコン窒化膜を除去する
第５工程と、 前記ロジックデバイス領域のゲートラインの上部とその
ゲートラインの両側の不純物領域上にシリサイド層を形
成する第６工程と、 全面に酸化膜を形成する第７工程と、 前記ロジックデバイス領域のゲートラインの一方の側の
不純物領域上のシリサイド層に第１コンタクトホールを
形成し、ＤＲＡＭデバイス領域のゲートラインの一方の
側の不純物領域に自己整合技術を利用して第２コンタク
トホールを形成する第８工程と、を備えることを特徴と
する半導体デバイスの製造方法。 - 【請求項２】 第５工程後、全面に金属層を堆積する工
程と、前記第２ゲートラインの上部と前記第２ゲートラ
インの両側の不純物領域に熱処理を介してシリサイド層
が形成される工程と、を更に備えることを特徴とする請
求項１に記載の半導体デバイスの製造方法。 - 【請求項３】 前記第１コンタクトホールは、シリサイ
ド層が露呈される領域と一致するようにパターニングし
て形成することを特徴とする請求項１に記載の半導体デ
バイスの製造方法。 - 【請求項４】 前記第２コンタクトホールは、ＤＲＡＭ
デバイス領域のゲートラインの一方の側のシリコン窒化
膜をＲＦバイアスを印加しない状態でプラズマエッチン
グで形成することを特徴とする請求項１に記載の半導体
デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8321/1997 | 1997-03-12 | ||
| KR1019970008321A KR100226740B1 (ko) | 1997-03-12 | 1997-03-12 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256511A true JPH10256511A (ja) | 1998-09-25 |
Family
ID=19499496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10035711A Pending JPH10256511A (ja) | 1997-03-12 | 1998-02-18 | 半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6174774B1 (ja) |
| JP (1) | JPH10256511A (ja) |
| KR (1) | KR100226740B1 (ja) |
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| US6312982B1 (en) | 1998-07-13 | 2001-11-06 | Kabushiki Kaisha Toshiba | Method of fabricating a trench capacitor |
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| KR100393205B1 (ko) * | 2000-05-30 | 2003-07-31 | 삼성전자주식회사 | 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법 |
| KR100481985B1 (ko) * | 1998-09-25 | 2005-06-08 | 매그나칩 반도체 유한회사 | 고집적 mml반도체소자 제조방법 |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| KR100558540B1 (ko) * | 1999-05-21 | 2006-03-10 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| KR100560632B1 (ko) * | 1998-10-01 | 2006-05-25 | 삼성전자주식회사 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
| JP2008135777A (ja) * | 2008-01-21 | 2008-06-12 | Fujitsu Ltd | 半導体記憶装置 |
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| KR100597619B1 (ko) * | 1999-05-24 | 2006-07-06 | 삼성전자주식회사 | 반도체 소자 제조방법 |
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| KR100322891B1 (ko) * | 1999-12-30 | 2002-02-08 | 박종섭 | 복합반도체 소자의 게이트 전극 제조방법 |
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1997
- 1997-03-12 KR KR1019970008321A patent/KR100226740B1/ko not_active IP Right Cessation
-
1998
- 1998-02-18 JP JP10035711A patent/JPH10256511A/ja active Pending
- 1998-02-20 US US09/026,690 patent/US6174774B1/en not_active Expired - Fee Related
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