KR100558540B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

MDL의 선택적 실리사이드막 형성시 충분한 공정 마진 확보를 통하여, 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막고, 로직 형성부의 액티브 영역이 디램 셀 형성부의 액티브 영역보다 작게 설계되는 경우가 발생되더라도 그 적용에 한계가 따르지 않도록 한 반도체 소자 제조방법이 개시된다. 이를 위하여 본 발명에서는, 반도체 기판 상에 스페이서가 구비된 게이트 전극을 형성하는 공정과; 게이트 전극 양 에지측의 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 결과물 전면에 에치스토퍼막과 SBL용 절연막을 순차 적층하는 공정과; 게이트 전극 상에 소정 두께의 SBL용 절연막이 잔존되도록, 상기 절연막을 일부 식각하는 공정과; 로직 형성부가 오픈되도록 상기 기판 상의 디램 셀 형성부에 제 1 감광막 패턴을 형성하고, 이를 마스크로 이용하여 로직 형성부의 SBL용 절연막과 에치스토퍼막을 순차 식각한 다음, 제 1 감광막 패턴을 제거하는 공정과; 디램 셀 형성부가 오픈되도록 상기 기판 상의 로직 형성부에 제 2 감광막 패턴을 형성하고, 이를 마스크로 이용하여 게이트 전극 상단의 에치스토퍼막 표면이 노출되도록 SBL용 절연막을 식각한 다음, 에치스토퍼막의 표면 노출부를 제거하는 공정과; 디램 셀 형성부의 게이트 전극 내에 불순물을 주입하고, 제 2 감광막 패턴을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법 {Method for fabricating semiconduntor device}
도 1a 내지 도 1d는 종래 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 2는 도 1a 내지 도 1d에 제시된 공정수순에 의거하여 선택적 실리사이드막을 형성할 때 로직 형성부에서 발생될 수 있는 불량 형태를 도시한 요부 상세도,
도 3a 내지 도 3e는 본 발명에 의한 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 공정 불량 발생없이도 고집적화된 디램(DRAM)과 로직(logic)이 머지(merge)된 MDL(Merged Dram and Logic)의 선택적 실리사이드막 형성이 가능하도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(예컨대, 디램)와 로직이 하나의 칩에 머지되는 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.
이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
상기 MDL 제조시에는 통상, 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 반도체 소자의 전 영역(예컨대, 디램 셀 형성부와 로직 형성부의 게이트 전극 및 액티브 영역)에 걸쳐 실리사이드막을 형성하고 있다.
이는 MDL 복합 칩의 집적도가 증가될 경우, 게이트 전극의 선폭 및 콘택 사이즈의 축소로 인해 콘택 저항과 시트(sheet) 저항이 높아지는 현상이 야기되어져, 반도체 소자가 고속 동작을 수행할 수 없을 뿐 아니라 RC 타임 딜레이로 인한 신호 지연 및 전력 소모 증가 등과 같은 형태의 신뢰성 저하 현상이 발생되므로, 이를 방지하기 위함이다.
그러나, 이와 같이 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 디램 셀 형성부의 액티브 영역에 형성된 실리사이드막으로 인해 메모리 셀 영역(특히, 스토리지 노드가 형성될 액티브 영역)의 정션 리키지(junction leakage)가 증가하게 되어 커패시터의 데이터 저장 능력이 떨어지는 현상이 초래되므로, 디램 셀의 리프레쉬 특성이 저하되는 불량이 발생하게 된다.
이를 해결하기 위하여, 최근에는 디램 셀 형성부에서의 실리사이드막 형성은 피하면서 로직 형성부의 액티브 영역(소오스·드레인 영역)과 게이트 전극 상에만 선택적으로 실리사이드막을 형성하는 기술이 제안된 바 있다.
소자의 특정 부분에만 선택적으로 실리사이드막을 형성하는 방법에는 여러 가지가 있으나 이중 가장 일반적으로 사용되어 왔던 기술로서, 크리티컬(criticle)한 수준의 광식각(photolithography)을 이용하여 실리사이드막이 형성될 부분을 제외한 영역에만 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다)을 남긴 뒤, SBL이 제거된 부분에만 선택적으로 실리사이드막을 형성해 주는 방법은 식각 공정 진행시 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 마진을 모두 확보해 주어야 하는 공정 진행상의 어려움이 뒤따르므로, 현재는 이를 개선한 새로운 형태의 선택적 실리사이드막 형성 기술을 적용하여 MDL을 제조하고 있는 추세이다.
도 1a 내지 도 1d에는 이와 관련된 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 1a에 도시된 바와 같이 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 게이트 전극(14)을 형성한 후, 이를 마스크로 이용하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(14)의 양 측벽에 절연막(예컨대, 산화막) 재질의 스페이서(16)를 형성한 다음, 상기 게이트 전극(14)과 스페이서(16)를 마스크로 이용하여 기판(10) 상으로 고농도 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다. 이어, 디램 셀 형성부(A)가 오픈되도록 로직 형성부(B)에 감광막 패턴(p)을 형성하고, 이를 마스크로 이용하여 상기 기판(10) 상으로 불순물을 이온주입하여 게이트 전극(14) 내부에만 선택적으로 불순물을 주입시킨다.
제 2 단계로서, 도 1b에 도시된 바와 같이 감광막 패턴(p)을 제거하고, 게이트 전극(14)과 스페이서(16)를 포함한 기판(10) 전면에 얇은 두께의 에치스토퍼막(etch stopper film)(18)을 형성한 다음, 그 전면에 산화막 재질의 SBL용 절연막(20)을 형성한다. 이때, 상기 절연막(10)은 게이트 전극(14)과 게이트 전극(14) 간의 간격(space)이 좁은 디램 셀 형성부(A)의 액티브 영역에서는 상기 액티브 영역이 충분히 채워질 정도의 두꺼운 두께로 형성되고, 게이트 전극(14)과 게이트 전극(14) 간의 간격이 넓은 로직 형성부(B)의 액티브 영역에서는 디램 셀 형성부(A)쪽보다 상대적으로 얇은 두께로 형성된다.
제 3 단계로서, 도 1c에 도시된 바와 같이 게이트 전극(14) 상의 에치스토퍼막(18) 표면이 노출될 때까지 상기 절연막(20))을 습식식각하여, 디램 셀 형성부(A)의 게이트 전극(14) 간의 액티브 영역 상에만 자기 정합적으로 수백Å 이상의 SBL용 절연막(20)을 잔존시킨다.
이와 같이, 디램 셀 형성부(A)에만 선택적으로 SBL용 절연막(20)이 남겨진 것은 로직 회로부(B)의 액티브 영역(소오스·드레인 영역)이 디램 셀 형성부(A)의 액티브 영역 사이즈보다 더 와이드(wide)하여 식각 공정 진행시에 이 부분의 절연막(20)은 모두 제거되는 반면, 디램 셀 형성부(A)의 절연막(110)은 모두 제거되지 못하고 일부 잔존되는 현상이 발생되기 때문이다.
제 4 단계로서, 도 1d에 도시된 바와 같이 절연막(20)이 남겨진 부분을 제외한 영역의 에치스토퍼막(18)을 건식식각하여 실리사이드막 형성부(예컨대, 디램 셀 형성부(A)의 게이트 전극 표면 및 로직 형성부(B)의 게이트 전극 표면과 액티브 영역 표면)를 노출시키고, 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성한 다음, 열처리를 실시한다. 이때, 절연막(20)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(22)이 형성되는 반면, 절연막(20)이 남겨진 영역이나 스페이서(16)가 형성된 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거해 주므로써, 본 공정 진행을 완료한다.
그러나, 이와 같이 MDL의 선택적 실리사이드막 형성 공정을 진행할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
디램 셀 형성부(A)의 액티브 영역 상에만 선택적으로 수백Å 두께의 SBL용 절연막(20)을 잔존시키기 위하여, 게이트 전극(14) 상의 에치스토퍼막(14) 표면이 노출될 때까지 SBL용 절연막(20)을 습식식각해 주는 방식으로 공정 진행이 이루어지고 있기는 하나, 상기 공정 조건하에서는 실 공정을 진행할 때 로직 형성부(B)의 액티브 영역중 스페이서(16) 바깥쪽에 해당되는 부분(도 1c에서 참조부호 Ⅰ로 표시된 부분)에 절연막 테일(tail)이 잔존되는 불량이 빈번하게 발생된다.
로직 형성부(B)의 액티브 영역에 절연막 테일이 잔존될 경우, 후속 건식식각 과정에서 그 하단의 에치스토퍼막(18)도 제거되지 못하고 잔존되게 되므로 결국 이 부분에서는 실리사이드막 형성이 이루어지지 않게 되고, 그 결과 공정 불량이 초래되게 된다.
도 2에는 로직 형성부(B)에 상기에 언급된 형태의 불량이 발생되었을 때의 소자 구조를 도시한 요부 상세도가 제시되어 있다. 도 2에서 20a는 절연막 테일을 나타내고, 그 하단에 놓여진 참조번호 18로 표시된 부분은 상기 절연막 테일로 인해 식각되지 못하고 잔존된 에치스토퍼막을 나타낸다.
이러한 제반 문제를 해결하기 위해서는 선택적 실리사이드막 형성시 에치스토퍼막(18)의 표면 노출과 상관없이 SBL용 절연막(20)을 충분히 습식식각시켜 주거나 혹은 로직 형성부(B)의 액티브 영역에 SBL용 절연막(20)이 잔존되지 않도록 에치 타임을 정확하게 제어해 주는 방식으로 공정을 진행해 주어야 하는데, 전자의 경우는 디램 셀 형성부(A)의 액티브 영역에도 실리사이드막이 형성될 수 있다는 문제가 뒤따르고, 후자의 경우는 습식식각시 에치 타임을 정확하게 제어하는 것이 현실적으로 쉽지 않아 아직 이의 해결책이 제시되지 않고 있는 상태이다.
게다가 상기 공정을 적용할 경우에는 디램 셀 형성부(A)의 액티브 영역보다 로직 형성부(B)의 액티브 영역이 모두 다 큰 사이즈를 가지도록 소자 설계가 이루어질 경우에는 별 문제가 제기되지 않으나, 차후 소자의 고집적화로 인해 로직 형성부의 액티브 영역이 디램 셀 형성부의 액티브 영역보다 작은 사이즈로 설계되는 부분(예컨대, 콘택 형성과 무관하게 단순히 게이트 전극과 게이트 전극 간의 단순 액티브 영역으로만 사용되는 부분)이 존재하게 될 경우, 이 부분에는 실리사이드막을 형성할 수 없게 되므로 그 적용에 한계가 따르는 문제가 발생된다.
이에 본 발명의 목적은, MDL의 선택적 실리사이드막 형성시 공정 변경을 통하여 별도의 광식각 공정 추가없이도 충분한 공정 마진을 확보할 수 있도록 하여, ① 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막을 수 있도록 하고, ② 차후 소자의 고집적화로 인해 로직 형성부의 액티브 영역 사이즈가 디램 셀 형성부의 액티브 영역 사이즈보다 작게 설계되는 경우가 발생되더라도 그 적용에 한계가 따르지 않도록 한 반도체 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 제 1 공정과; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 제 2 공정과; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 제 3 공정과; 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 에치스토퍼막을 형성하는 제 4 공정과; 단차가 발생되지 않을 정도의 충분한 두께를 가지도록 상기 에치스토퍼막 상에 SBL용 절연막을 형성하는 제 5 공정과; 상기 게이트 전극 상에 소정 두께의 상기 SBL용 절연막이 잔존되도록 상기 절연막을 일부 식각하는 제 6 공정과; 로직 형성부가 오픈되도록 상기 기판 상의 디램 셀 형성부에 제 1 감광막 패턴을 형성하는 제 7 공정과; 상기 제 1 감광막 패턴을 마스크로 이용하여 로직 형성부의 상기 SBL용 절연막과 상기 에치스토퍼막을 순차 식각한 다음, 상기 제 1 감광막 패턴을 제거하는 제 8 공정과; 디램 셀 형성부가 오픈되도록 상기 기판 상의 로직 형성부에 제 2 감광막 패턴을 형성하는 제 9 공정과; 상기 제 2 감광막 패턴을 마스크로 이용하여 디램 셀 형성부의 상기 게이트 전극 상단의 상기 에치스토퍼막 표면이 노출되도록 상기 SBL용 절연막을 식각한 다음, 상기 에치스토퍼막의 표면 노출부를 제거하는 제 10 공정과; 이온주입 공정을 통해 디램 셀 형성부의 상기 게이트 전극 내에 불순물을 주입하고, 상기 제 2 감광막 패턴을 제거하는 제 11 공정; 및 표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 제 12 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, 로직 형성부의 실리사이드막 형성부(게이트 전극 표면과 액티브 영역 표면)를 노출시키는 작업과 디램 셀 형성부의 실리사이드막 형성부(게이트 전극 표면)를 노출시키는 작업이 서로 다른 마스크 패턴(제 1 및 제 2 감광막 패턴)을 사용한 별개의 식각 공정에 의해 이루어지므로, 소자 제조시 충분한 공정 마진을 확보할 수 있게 되어 SBL용 절연막을 식각하는 과정에서 로직 형성부에 절연막 테일이 발생되는 것을 막을 수 있게 되고, 차후 소자의 고집적화로 인해 로직 형성부의 액티브 영역 사이즈가 디램 셀 형성부의 액티브 영역 사이즈보다 작게 설계되는 경우가 발생되더라도 이로 인한 공정 불량이 유발되지 않아 그대로 적용할 수 있게 된다.
또한, 이 경우에는 디램 셀 형성부의 실리사이드막 형성부 노출시 별도의 마스크 패턴 추가없이 디램 셀 형성부의 게이트 전극 내에 불순물을 주입할 목적으로 사용되던 마스크 패턴(제 2 감광막 패턴)을 그대로 이용하므로, 전체적인 공정 진행상의 측면에서 볼때 별도의 광식각 공정이 추가되지 않는다는 잇점을 얻을 수 있 게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에서 제안된 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 나타낸 것이다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 3a에 도시된 바와 같이 필드 산화막(102)이 구비된 반도체 기판(실리콘 기판)(100) 상에 폴리실리콘 재질의 게이트 전극(104)을 형성한 다음, 이를 마스크로 이용하여 기판(100) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(104)을 포함한 기판(100) 전면에 질화막 재질의 절연막을 형성한 후 이를 에치백하여 게이트 전극(104)의 양 측벽에 질화막 재질의 스페이서(106)를 형성한다. 이어, 게이트 전극(104)과 스페이서(106)를 마스크로 이용하여 기판(100) 상으로 고농도 불순물을 이온주입하여 게이트 전극(104) 양 에지측의 기판(100) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성하고, 상기 결과물 전면에 질화막 재질의 에치스토퍼막(108)을 형성한 다음, 그 위에 O3 TEOS 계열의 산화막으로 이루어진 SBL용 절연막(110)을 형성한다. 이때, 상기 SBL용 절연막(110)은 게이트 전극과 액티브 영역 위에서 절연막 단차가 거의 발생되지 않을 정도의 충분한 두께를 가지도록 형성된다.
제 2 단계로서, 도 3b에 도시된 바와 같이 게이트 전극(104) 상에 소정 두께의 SBL용 절연막(110)이 잔존되도록 상기 절연막(110)을 일부 식각한다. 이때, 상기 절연막(110)은 블랭킷(blanket) 에치백 공정을 적용한 건식식각법이나 CMP법 혹은 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법에 의해 식각되는데, 이와 같이 절연막(110)의 일부를 먼저 식각처리한 것은 후속 공정 진행시 상기 절연막(110)을 식각하는데 걸리는 시간을 줄여주기 위함이다.
제 3 단계로서, 도 3c에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B)가 오픈되도록 상기 기판(100) 상의 디램 셀 형성부(A)에 제 1 감광막 패턴(p1)을 형성하고, 이를 마스크로 이용하여 에치스토퍼막(108)의 표면이 완전 노출될 때까지 로직 형성부(B)에 남겨진 SBL용 절연막(110)을 모두 식각처리한 다음, 그 하단의 에치스토퍼막(108)을 제거한다. 그 결과, 로직 형성부(B)의 게이트 전극(104)과 액티브 영역 표면이 모두 노출되게 된다. 이때, 상기 SBL용 절연막(110)은 습식식각법이나 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법으로 식각된다.
제 4 단계로서, 도 3d에 도시된 바와 같이 제 1 감광막 패턴(p1)을 제거하고, 광식각 공정을 이용하여 디램 셀 형성부(A)가 오픈되도록 상기 기판(100) 상의 로직 형성부(B)에 제 2 감광막 패턴(p2)을 형성한 다음, 이를 마스크로 이용하여 디램 셀 형성부(A)에 놓여진 게이트 전극(104) 상단의 에치스토퍼막(108) 표면이 노출되도록 SBL용 절연막(110)을 식각하고, 에치스토퍼막(108)의 표면 노출부를 제거한다. 그 결과, 디램 셀 형성부(A)의 게이트 전극(104)은 그 상단 표면이 노출되 나 액티브 영역 상에는 에치스토퍼막(108)과 소정 두께의 SBL용 절연막(110)이 남아있게 된다. 이 경우 역시, 상기 SBL용 절연막(110)은 습식식각법이나 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법으로 식각된다. 이어, 제 2 감광막 패턴(p2)을 마스크로 이용하여 상기 기판(100) 상으로 불순물을 이온주입하여 게이트 전극(104) 내부에만 선택적으로 불순물을 주입시킨다.
제 5 단계로서, 도 3e에 도시된 바와 같이 제 2 감광막 패턴(p2)을 제거하고, 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성한 다음, 열처리를 실시한다. 이때, SBL용 절연막(110)이 모두 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(112)이 형성되는 반면, SBL용 절연막(110)과 에치스토퍼막(108)이 남겨진 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거해 주므로써, 본 공정 진행을 완료한다.
그 결과, 반도체 기판(100) 상에는 게이트 전극(104)이 형성되고, 게이트 전극(104)의 양 측벽에는 절연막 재질의 스페이서(106)가 형성되며, 게이트 전극(104) 양 에지측의 기판(100) 내부에는 소오스·드레인용 액티브 영역이 형성되고, 디램 셀 형성부(A)의 상기 게이트 전극(104) 간의 액티브 영역에는 에치스토퍼막(108)과 소정 두께의 SBL용 절연막(110)이 순차 적층되며, 디램 셀 형성부(A)의 게이트 전극(104) 및 로직 형성부(B)의 게이트 전극(104)과 액티브 영역 상에는 실리사이드막(112)이 형성되어 있는 구조의 반도체 소자가 완성된다.
이와 같이 공정을 진행할 경우, 로직 형성부(A)의 실리사이드막 형성부(예컨 대, 게이트 전극 표면과 액티브 영역 표면)를 노출시키는 작업과 디램 셀 형성부(B)의 실리사이드막 형성부(예컨대, 게이트 전극 표면)를 노출시키는 작업이 서로 다른 마스크 패턴(제 1 및 제 2 감광막 패턴(p1),(p2))을 사용한 별개의 식각 공정에 의해 이루어지므로, 소자 제조시 충분한 공정 마진을 확보할 수 있게 되어 SBL용 절연막(110)을 식각하는 과정에서 로직 형성부(B)에 절연막 테일이 발생되는 것을 막을 수 있게 되고, 차후 소자의 고집적화로 인해 로직 형성부(B)의 액티브 영역 사이즈가 디램 셀 형성부(A)의 액티브 영역 사이즈보다 작게 설계되는 경우가 발생되더라도 불량(예컨대, 디램 셀 형성부의 액티브 영역보다 작은 사이즈를 가지도록 설계된 로직 형성부쪽의 액티브 영역에 실리사이드막이 형성되지 않는 불량) 발생없이 선택적 실리사이드막 형성이 가능하게 된다.
게다가, 이 경우에는 로직 형성부(B)의 실리사이드막 형성부를 노출시키는 작업과 디램 셀 형성부(A)의 실리사이드막 형성부를 노출시키는 작업이 별개의 광식각 공정에 의해 이루어지기는 하나, 후자의 경우는 별도의 마스크 패턴 추가없이 디램 셀 형성부(A)의 게이트 전극(104) 내에 불순물을 주입할 목적으로 형성한 마스크 패턴(제 2 감광막 패턴)을 그대로 이용하므로, 전체적인 공정 진행상의 측면에서 볼때 별도의 광식각 공정이 추가되지 않는다는 잇점 또한 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, MDL의 선택적 실리사이드막 형성시 별도의 광식각 공정 추가없이도 충분한 공정 마진을 확보할 수 있도록 공정을 변경해 주므로써, 1) 로직 형성부의 액티브 영역에서 절연막 테일로 인해 야기 되던 공정 불량을 막을 수 있게 되고, 2) 차후 소자의 고집적화로 인해 로직 형성부의 액티브 영역이 디램 셀 형성부의 액티브 영역보다 작게 설계되는 경우가 발생되더라고 상기 기술 적용에 무리가 따르지 않게 된다.

Claims (6)

  1. 반도체 기판 상에 게이트 전극을 형성하는 제 1 공정과;
    상기 게이트 전극의 양 측벽에 스페이서를 형성하는 제 2 공정과;
    상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 제 3 공정과;
    상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 에치스토퍼막을 형성하는 제 4 공정과;
    단차가 발생되지 않을 정도의 충분한 두께를 가지도록 상기 에치스토퍼막 상에 SBL용 절연막을 형성하는 제 5 공정과;
    상기 게이트 전극 상에 소정 두께의 상기 SBL용 절연막이 잔존되도록 상기 절연막을 일부 식각하는 제 6 공정과;
    로직 형성부가 오픈되도록 상기 기판 상의 디램 셀 형성부에 제 1 감광막 패턴을 형성하는 제 7 공정과;
    상기 제 1 감광막 패턴을 마스크로 이용하여 로직 형성부의 상기 SBL용 절연막과 상기 에치스토퍼막을 순차 식각한 다음, 상기 제 1 감광막 패턴을 제거하는 제 8 공정과;
    디램 셀 형성부가 오픈되도록 상기 기판 상의 로직 형성부에 제 2 감광막 패턴을 형성하는 제 9 공정과;
    상기 제 2 감광막 패턴을 마스크로 이용하여 디램 셀 형성부의 상기 게이트 전극 상단의 상기 에치스토퍼막 표면이 노출되도록 상기 SBL용 절연막을 식각한 다음, 상기 에치스토퍼막의 표면 노출부를 제거하는 제 10 공정과;
    이온주입 공정을 통해 디램 셀 형성부의 상기 게이트 전극 내에 불순물을 주입하고, 상기 제 2 감광막 패턴을 제거하는 제 11 공정; 및
    표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 제 12 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 제 6 공정 진행시 상기 SBL용 절연막은 블랭킷 에치백 공정을 적용한 건식식각법, CMP법, 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법을 이용하여 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 제 8 공정 진행시 상기 SBL용 절연막은 습식식각법, 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법을 이용하여 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 제 10 공정 진행시 상기 SBL용 절연막은 습식식각법, 건식식각법과 습식식각법이 조합된 복합식각법 중 선택된 어느 한 방법을 이용하여 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 에치스토퍼막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 SBL용 절연막은 O3 TEOS 계열의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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