KR100541808B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR100541808B1
KR100541808B1 KR1019990029945A KR19990029945A KR100541808B1 KR 100541808 B1 KR100541808 B1 KR 100541808B1 KR 1019990029945 A KR1019990029945 A KR 1019990029945A KR 19990029945 A KR19990029945 A KR 19990029945A KR 100541808 B1 KR100541808 B1 KR 100541808B1
Authority
KR
South Korea
Prior art keywords
film
gate electrodes
insulating film
gate
forming
Prior art date
Application number
KR1019990029945A
Other languages
English (en)
Other versions
KR20010010839A (ko
Inventor
오재희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019990029945A priority Critical patent/KR100541808B1/ko
Publication of KR20010010839A publication Critical patent/KR20010010839A/ko
Application granted granted Critical
Publication of KR100541808B1 publication Critical patent/KR100541808B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MML(merged memory and logic)의 선택적 실리사이드막 형성방법을 개시한다. 이에 의하면, 실리콘기판의 게이트절연막 상에 게이트전극들을 형성하고, 게이트전극들의 양측에 스페이서를 형성하고, 게이트전극들을 포함한 실리콘기판에 절연막을 적층하고, 포토마스크의 사용없이 부분노광을 포함한 포토공정을 이용하여 게이트전극들 사이에만 일부 두께의 감광막을 형성하고, 게이트전극들 상의 노출된 절연막을 식각하여 그 아래의 게이트전극들의 상부면을 노출시키고, 포토마스크를 이용한 정상노광을 포함한 포토공정을 이용하여 살리사이드될 필요가 있는 액티브영역 상의 감광막을 제거하여 그 아래의 절연막을 노출시키고 아울러 살리사이드될 필요가 없는 액티브영역 상의 감광막을 그대로 남기고, 노출된 영역의 절연막과 그 아래의 게이트절연막을 식각하여 살리사이드될 필요가 있는 액티브영역을 노출시키고, 남은 감광막을 제거하여 살리사이드될 필요가 없는 액티브영역 상의 절연막을 노출시키고, 게이트전극들과 노출된 액티브영역에 선택적으로 실리사이드막을 형성한다.
따라서, 본 발명은 공정진행상의 어려움없이도 살리사이드될 액티브영역에 실리사이드막의 불량이 발생하는 것을 방지하여 선택적 실리사이드막 형성공정의 신뢰성을 높인다.

Description

반도체소자 제조방법{method for manufacturing semiconductor device}
도 1 내지 도 3은 종래 기술에 의한 MML(merged memory and logic)에 적용된 선택적 실리사이드막의 제조공정도.
도 4는 종래 기술에 의한 선택적 실리사이드막의 형성불량을 나타낸 단면도.
도 5 내지 도 11은 본 발명에 의한 반도체소자 제조방법에 적용된 선택적 실리사이드막의 제조공정도.
도 12는 본 발명에 적용된 부분노광을 설명하기 위한 감광막 두께와 노광량의 관계를 나타낸 그래프.
본 발명은 반도체소자 제조방법에 관한 것으로, 보다 상세하게는 액티브영역에서 선택적 실리사이드막의 형성불량이 발생하는 것을 방지하도록 한 반도체소자 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 소비자의 다양한 요구에 부응하기 위 하여 시스템-온-칩(system-on-chip) 제품의 전 단계로서 디램과 같은 메모리소자와 로직소자가 하나의 칩에 통합된 형태의 복합 칩, 예를 들어 MML(merged memory and logic)이 최근에 소개되었다.
MML은 개별적인 메모리제품과 로직제품을 하나의 동일 칩에 구현하기 때문에 소형화, 저전력화, 고속화는 물론 낮은 EMI(electro-magnetic intereference) 노이즈 등의 장점을 가진다. 그래서, 이의 개발과 관련된 연구가 다양한 응용분야에서 활발하게 진행되어 왔다.
MML의 제조 때에는 통상적으로 액티브영역과 게이트전극의 저항을 낮추어 전류구동능력을 증대하고, 콘택저항을 저감하여 소자특성의 콘택 레이아웃 의존도를 낮추기 위하여 MML의 모든 영역, 예를 들어 디램셀 어레이부와 로직부의 게이트전극 및 액티브 영역에 걸쳐 실리사이드막을 형성한다. 이는 MML의 집적도가 증가할 경우, 게이트전극의 선폭 및 콘택홀 사이즈의 축소로 인해 콘택저항과 시트저항(Rs)이 커지고 그 결과 반도체소자의 고속동작이 불가능할 뿐 아니라 RC 타임지연으로 인한 신호전달 지연 및 전력소모 증가 등과 같은 신뢰성 저하 현상이 발생하는 것을 방지하기 위함이다.
그러나, MML의 모든 영역에 걸쳐 실리사이드막을 형성할 경우에는 디램셀 어레이부의 액티브영역에 형성된 실리사이드막으로 인해 메모리셀 영역, 특히 스토리지 노드가 형성될 액티브 영역의 접합누설(junction leakage)이 증가하여 커패시터의 데이터저장 능력이 떨어지므로 디램셀의 리프레쉬(refresh) 특성이 저하된다.
이를 해결하기 위하여 디램셀 어레이부의 액티브영역을 제외한 게이트전극 과, 로직부의 액티브영역인 소오스/드레인영역과 게이트전극 상에만 선택적으로 실리사이드막을 형성하는 방법이 제안되었다.
특정 부분에만 선택적으로 실리사이드막을 형성하는 방법으로는 여러 가지가 있으나 이중 가장 일반적으로 사용되어 왔던 기술로서, 크리티컬(critical)한 수준의 광식각(photolithography)을 이용하여 실리사이드막이 형성될 부분을 제외한 영역에만 실리사이드 블로킹막(silicide blocking layer: SBL)을 남긴 후 SBL이 제거된 부분에만 선택적으로 실리사이드막을 형성해 주는 방법이 있다. 이 방법은 식각공정의 진행 때에 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 마진을 모두 확보해 주어야 하는 공정 진행상의 어려움이 뒤따르므로 현재는 이를 개선한 새로운 형태의 선택적 실리사이드막 형성 기술을 적용하여 MML을 제조하는 추세에 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체소자에 적용된 선택적 실리사이드막 형성방법을 나타낸 공정도이다. 도면에서 A는 디램셀 어레이부 및 입/출력부를 위한 영역이고, B는 디램셀 주변부 및 로직부를 위한 영역이다.
도 1에 도시된 바와 같이, 먼저, 실리콘기판(10)과 같은 반도체기판의 디램셀 어레이부 및 입/출력부를 위한 영역(A)과 디램셀 주변부 및 로직부를 위한 영역(B)의 일부 영역에 필드산화막(11)을 형성하고 나서 나머지 영역에 게이트절연막(13)을 형성하고 게이트절연막(13)의 일부분에 폴리실리콘 재질의 게이트전극(15)의 패턴을 형성한다. 이후, 게이트전극(15)과 필드산화막(11)을 마스크로 이용하여 실리콘기판(10)에 저농도의 불순물을 이온주입하여 LDD영역(도시 안됨)을 형성하고, 게이트전극(15)의 좌, 우 양 측벽에 산화막 재질의 스페이서(17)를 형성하고, 게이트전극(15)과 스페이서(17)를 마스크로 이용하여 실리콘기판(10) 상으로 고농도 불순물을 이온주입하여 게이트전극(15) 양 에지측의 실리콘기판(10)에 소오스/드레인용 액티브 영역(도시 안됨)을 형성한다. 따라서, 트랜지스터가 완성된다.
이어서, 게이트전극(15)과 스페이서(17)를 포함한 실리콘기판(10)의 전면, 즉 영역(A)과 영역(B)에 얇은 두께의 에치스토퍼막(etch stopper film)(19)을 형성하고, 그 전면에 SBL용 산화막 재질의 절연막(21)을 적층한다.
이때, 절연막(21)은 이웃한 게이트전극들(15) 사이의 간격(space)이 좁은, 영역(A)의 액티브영역에서는 게이트전극들(15) 사이의 공간이 충분히 채워질 정도의 두꺼운 두께로 적층되고, 이웃한 게이트전극들(15) 사이의 간격이 넓은, 영역(B)의 액티브영역에서는 영역(A)에서보다 상대적으로 얇은 두께로 적층된다.
도 2에 도시된 바와 같이, 이어서, 영역(A),(B)의 게이트전극(15) 상의 에치스토퍼막(19) 표면이 노출될 때까지 절연막(21)을 습식 식각하여 영역(A)의 이웃한 게이트전극들(15) 사이의 액티브 영역 상에만 자기정합적으로 수백 Å 이상의 SBL용 절연막(21)을 남기고 나머지 영역의 절연막(21)을 모두 제거하여 그 아래의 에치스토퍼막(19)을 노출시킨다.
도 3에 도시된 바와 같이, 그런 다음, 노출된 에치스토퍼막(19)을 건식식각하여 영역(A)의 게이트전극(15)과, 영역(B)의 게이트전극(15) 및 액티브영역을 노출시킨다.
그리고 나서, 상기 결과물 전면에 Co, Ti 또는 Ni 재질의 고융점 금속을 적층하고 열처리한다. 이때, 실리사이드막 형성부에서는 고융점 금속이 실리콘과 반응하여 저저항 금속인 실리사이드막(23)으로 형성되는 반면에, 절연막(21)이 남은 부분이나 스페이서(17)가 존재하는 부분에서는 고융점 금속이 실리콘과 미반응한 채 그대로 존재한다.
이후, 미반응한 고융점 금속을 황산에 의해 제거함으로써 MML의 선택적 실리사이드막 형성공정을 완료한다.
그런데. 이와 같은 종래 기술을 이용하여 MML의 선택적 실리사이드막 형성공정을 진행할 경우에는 다음과 같은 문제가 발생할 가능성이 높다.
종래에는 영역(A)의 액티브영역 상에만 선택적으로 수백 Å 두께의 SBL용 절연막(21)을 잔존시키기 위하여 게이트전극(15) 상의 에치스토퍼막(19)의 표면이 노출될 때까지 SBL용 절연막(21)을 습식 식각하는 공정이 진행되는데, 이때, 영역(B)의 액티브영역 중에서 스페이서(17)의 외측부에 해당하는 도 2의 부분Ⅰ에서 절연막 테일(tail)이 잔존하는 불량현상이 다발한다.
즉, 도 4에 도시된 바와 같이, 영역(B)에서 스페이서(17)의 외측부에 절연막 테일(21a)이 잔존할 경우, 후속 건식식각 과정에서 그 하단의 에치스토퍼막(19)도 완전히 제거되지 않고 잔존하므로 이 부분에서는 실리사이드막이 제대로 형성되지 못하는 공정불량 현상이 발생한다.
이러한 제반 문제를 해결하기 위해서는 선택적 실리사이드막 형성 때에 에치스토퍼막의 표면 노출과 상관없이 SBL용 절연막을 충분히 습식 식각시켜 주거나 혹은 영역(B)의 액티브영역에 SBL용 절연막이 잔존하지 않도록 에칭시간을 정확하게 제어하는 방식으로 공정을 진행해 주어야 하는데, 전자의 경우는 영역(A)의 액티브영역에도 실리사이드막이 형성되기 쉽다는 문제가 뒤따른다. 후자의 경우는 습식 식각 때에 에칭시간을 정확하게 제어하는 것이 현실적으로 어려운 실정에 있다.
따라서, 본 발명의 목적은 공정진행상의 어려움없이도 액티브영역에서 선택적 실리사이드막의 불량이 발생하는 것을 방지하도록 한 반도체소자 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은
반도체기판의 게이트절연막 상에 게이트전극들을 형성하고, 상기 게이트전극의 양측에 스페이서를 형성하고, 상기 게이트전극들을 포함한 반도체기판의 전면에 절연막을 적층하는 단계;
상기 게이트전극들 상의 절연막을 노출시키기 위해 상기 게이트전극들 사이에 감광막을 정해진 두께로 형성하는 단계;
상기 노출된 영역의 절연막을 식각하여 그 아래의 게이트전극들의 상부면을 노출시키는 단계;
상기 반도체기판의 원하는 액티브영역 상의 감광막을 제거하고 그 아래의 절 연막과 게이트절연막을 식각하여 상기 액티브영역을 노출시키는 단계; 그리고
상기 노출된 게이트전극들과 상기 액티브영역에 실리사이드막을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 감광막을 정해진 두께로 형성하는 단계는
상기 감광막을 상기 게이트전극들 사이의 요부를 채울 수 있을 정도의 두꺼운 두께로 상기 절연막 상에 형성하는 단계; 그리고
상기 감광막을 상기 게이트전극의 높이보다 낮은 두께로 형성하기 위해 상기 감광막을 포토마스크 없이 노광량(D0)과 노광량(Dc) 사이의 노광량으로 부분노광하는 단계를 포함한다. 또한, 상기 절연막은 질화막과 산화막의 적층구조로 형성될 수 있다.
따라서, 본 발명은 공정진행상의 어려움없이 선택적 실리사이드막의 불량발생을 방지할 수 있다.
이하, 본 발명에 의한 반도체소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구조 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 5 내지 도 11은 본 발명에 의한 반도체소자 제조방법에 적용된 선택적 실리사이드막의 제조공정도이다. 도면에서 A는 디램셀 어레이부 및 입/출력부를 위한 영역이고, B는 디램셀 주변부 및 로직부를 위한 영역이다.
도 5에 도시된 바와 같이, 먼저, 실리콘기판(10)과 같은 반도체기판의 디램 셀 어레이부 및 입/출력부를 위한 영역(A)과 디램셀 주변부 및 로직부를 위한 영역(B)의 일부 영역에 필드산화막(111)을 형성하고 나서 나머지 영역에 게이트절연막(113)을 형성하고, 게이트절연막(113)에 폴리실리콘 재질의 게이트전극들(115)의 패턴을 이격하여 형성한다. 게이트전극들(115)은 통상 2000∼4000Å의 두께로 이루어진다.
이후, 게이트전극들(115)을 마스크로 이용하여 실리콘기판(10)에 저농도의 불순물을 이온주입하여 LDD영역(도시 안됨)을 형성하고, 게이트전극들(115)의 좌, 우 양측벽에 질화막과 같은 절연막 재질의 스페이서(117)를 형성하고, 게이트전극들(115)과 스페이서(117)를 마스크로 이용하여 실리콘기판(10) 상으로 고농도 불순물을 이온주입하여 게이트전극들(115)의 양 에지측의 실리콘기판(10)에 소오스/드레인용 액티브 영역(도시 안됨)을 형성한다. 따라서, 트랜지스터가 완성된다.
이후, 게이트전극들(115)과 스페이서(117)를 포함한 실리콘기판(10)의 전면, 즉 영역(A)과 영역(B)에 얇은 두께의 절연막(119)을 형성한다. 여기서, 절연막(119)은 하층으로부터 100Å 두께의 산화막과 100Å 두께의 질화막이 순차적으로 적층된 구조로 이루어진다.
이어서, 게이트전극들(115) 사이의 요부를 완전히 채울 정도로 두꺼운 두께로 감광막(121)을 절연막(119) 상에 도포한다.
도 6에 도시된 바와 같이, 그런 다음, 게이트전극들(115) 사이의 요부에만 감광막(121)을 게이트전극들(115)의 높이보다 낮게 형성하고 나머지 영역의 감광막(121)을 제거하여 게이트전극들(115) 상의 절연막(119)을 노출시킨다. 여기 서, 감광막(121)의 두께는 후속 에칭공정에서 에칭선택비에 따라 다르지만 감광막(121)이 남을 정도의 원하는 두께로 설정하는 것이 바람직하다.
감광막(121)을 원하는 두께로 형성하는 방법으로는 2가지가 있다. 그 하나의 방법에 의하면, 절연막(119)의 전면에 감광막(121)을 정상적인 약 1μm의 두께로 도포하고, 포토마스크의 사용 없이 부분노광공정 및 현상공정을 이용하여 게이트전극들(115) 사이에만 남은 감광막(121)의 두께를 게이트전극들(115)의 높이보다 낮게 형성한다. 여기서, 게이트전극(115)의 높이가 3000Å인 경우, 감광막(121)의 두께는 500∼2500Å으로 유지하는 것이 바람직하다.
여기서, 부분노광은 도 12에 도시된 바와 같이, 감광막의 두께가 낮아지기 시작하는 노광량 Do에서 감광막의 두께가 0이 되는 노광량 Dc 사이의 정해진 노광량을 이용함으로써 감광막의 두께가 도포 당시보다는 낮아지나 0이 아닌 유한한 값, 예를 들어 500∼2500Å의 두께로 유지하는 노광을 말한다. 여기서, 콘트라스트라고 불리어지는 γp의 값이 일반적으로 클수록 스컴(scum) 등의 위험요소가 감소하여 감광막의 특성이 양호하다고 볼 수 있으나, 부분노광을 위해서는 그 값이 작을수록 감광막의 원하는 두께를 얻을 수 있는 노광량의 폭이 넓어지므로 공정진행상 문제가 없을 정도의 값으로 결정하는 것이 바람직하다. 일반적으로 포토공정중 소프트베이크 후에 감광막 내에 함유된 솔벤트의 함량이 10% 전후인데 솔벤트의 함량이 20∼30%일 때는 γp의 값이 뚜렷하게 감소한다.
다른 하나의 방법에 의하면, 일반적으로 포토공정의 해상도를 높이기 위해 많은 실험들이 실시되어 왔다. 그 중에서 아직 개발단계라고 볼 수 있지만, 감광막 을 처음부터 낮은 두께, 예를 들어 0.3μm의 두께로 도포하는 기술이 연구되고 있다. 이때, 가장 어려운 문제는 감광막이 안정적으로 실리콘기판의 표면에 접착되어 있어야 하는 것이다. 이 문제를 극복할 수 있는 감광막의 물질이나 도포기술이 개발된다면, 부분노광을 적용하지도 도 6의 감광막의 형태를 용이하게 얻을 수 있다.
도 7에 도시된 바와 같이, 남은 감광막(121)을 마스크로 이용하여 상기 노출된 부분의 절연막(119)을 식각함으로써 게이트전극들(115)의 상부면을 노출시킨다. 게이트전극들(115)의 상부면이 노출된 것은 게이트전극들(115)의 상측부가 살리사이데이션될 수 있는 상태가 되었음을 의미한다.
이때, 식각은 후속 살리사이데이션 공정 후에 실리사이드층의 모포러지(morphology)가 양호하도록 가능한 한 게이트전극들(115)의 손상이 적은 조건에서 적용하는 것이 바람직하다. 가령, 절연막(119)이 상층인 100Å 두께의 질화막과 하층인 100Å 두께의 산화막으로 이루어지면, 질화막이 건식식각으로 식각되고 난 후에는 산화막에서 식각선택비 때문에 식각 중단된다. 남은 산화막은 습식 식각에 의해 제거할 수 있다.
도 8에 도시된 바와 같이, 이후 포토마스크(도시 안됨)를 이용하여 액티브영역이 살리사이드되기를 원하지 않는 영역인 영역(A)과, 액티브영역이 살리사이드되기를 원하는 영역인 영역(B)에 위치한 감광막(121)을 도 12에 도시된 Dc 이상의 노광량으로 정상노광한 후 이를 현상한다. 따라서, 영역(B)에 위치한 감광막(121)이 제거되고 그 아래의 절연막(119)이 노출된다. 반면에 영역(A)에 위치한 감광막(121)은 그대로 남는다.
도 9에 도시된 바와 같이, 그런 다음, 영역(B)의 노출된 절연막(119)을 식각하고 그 아래의 게이트절연막(113)을 식각하여 살리사이드될 액티브영역을 노출시킨다.
도 10에 도시된 바와 같이, 영역(A)의 남은 감광막(121)을 애싱 스트립(ashing strip)에 의해 제거한다. 살리사이드 안될 액티브영역은 여전히 절연막(119)에 의해 보호된다.
한편, 도 7의 절연막(119)의 에칭과 도 10의 절연막(119)의 에칭을 통합하여 함께 진행할 수도 있다.
도 11에 도시된 바와 같이, 이후, 습식 세정공정을 이용하여 살리사이드될 영역을 세정하고 나서 Co 또는 Ti과 같은 고융점 금속을 상기 결과 구조물의 전면 에 적층하고 이를 급속 열처리공정에 의해 열처리한다. 이때, 영역(A)의 노출된 게이트전극들(115)과, 영역(B)의 노출된 게이트전극들(115) 및 액티브영역에 저저항의 실리사이드막(123)을 선택적으로 형성되는 반면에 나머지 영역에는 고융점 금속이 실리콘과 미반응한 채 그대로 존재한다.
마지막으로, 황산으로 미반응 고융점 금속을 제거하고 나서 적절한 열처리공정을 이용하여 실리사이드막(123)을 안정화시켜 선택적 실리사이드막 형성공정을 완료한다.
따라서, 본 발명은 실리사이드 블로킹막용 절연막 대신에 감광막을 이용함으로써 종래와 달리 선택적 실리사이드막 형성 때에 디램셀 주변부와 로직부의 액티브영역에서 실리사이드 블로킹막의 테일이 잔존하는 것을 방지하고 나아가 실리사 이드막의 형성불량을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 실리콘기판의 게이트절연막 상에 게이트전극들을 형성하고, 게이트전극들의 양측에 스페이서를 형성하고, 게이트전극들을 포함한 실리콘기판에 절연막을 적층하고, 포토마스크의 사용없이 부분노광을 포함한 포토공정을 이용하여 게이트전극들 사이에만 일부 두께의 감광막을 형성하고, 게이트전극들 상의 노출된 절연막을 식각하여 그 아래의 게이트전극들의 상부면을 노출시키고, 포토마스크를 이용한 정상노광을 포함한 포토공정을 이용하여 살리사이드될 필요가 있는 액티브영역 상의 감광막을 제거하여 그 아래의 절연막을 노출시키고 아울러 살리사이드될 필요가 없는 액티브영역 상의 감광막을 그대로 남기고, 노출된 영역의 절연막과 그 아래의 게이트절연막을 식각하여 살리사이드될 필요가 있는 액티브영역을 노출시키고, 남은 감광막을 제거하여 살리사이드될 필요가 없는 액티브영역 상의 절연막을 노출시키고, 게이트전극들과 노출된 액티브영역에 선택적으로 실리사이드막을 형성한다.
따라서, 본 발명은 공정진행상의 어려움없이도 살리사이드될 액티브영역에 실리사이드막의 불량이 발생하는 것을 방지하여 선택적 실리사이드막 형성공정의 신뢰성을 높인다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 반도체기판의 게이트절연막 상에 게이트전극들을 형성하고, 상기 게이트전극의 양측에 스페이서를 형성하고, 상기 게이트전극들을 포함한 반도체기판의 전면에 절연막을 적층하는 단계;
    상기 게이트전극들 상의 절연막을 노출시키기 위해 상기 게이트전극들 사이에 감광막을 정해진 두께로 형성하는 단계;
    상기 노출된 영역의 절연막을 식각하여 그 아래의 게이트전극들의 상부면을 노출시키는 단계;
    상기 반도체기판의 원하는 액티브영역 상의 감광막을 제거하고 그 아래의 절연막과 게이트절연막을 식각하여 상기 액티브영역을 노출시키는 단계; 그리고
    상기 노출된 게이트전극들과 상기 액티브영역에 실리사이드막을 선택적으로 형성하는 단계를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서, 상기 감광막을 정해진 두께로 형성하는 단계는
    상기 감광막을 상기 게이트전극들 사이의 요부를 채울 수 있을 정도의 두꺼운 두께로 상기 절연막 상에 형성하는 단계; 그리고
    상기 감광막을 상기 게이트전극의 높이보다 낮은 두께로 형성하기 위해 상기 감광막을 포토마스크 없이 노광량(D0)과 노광량(Dc) 사이의 노광량으로 부분노광하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서, 상기 절연막을 질화막과 산화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
KR1019990029945A 1999-07-23 1999-07-23 반도체소자 제조방법 KR100541808B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990029945A KR100541808B1 (ko) 1999-07-23 1999-07-23 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990029945A KR100541808B1 (ko) 1999-07-23 1999-07-23 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR20010010839A KR20010010839A (ko) 2001-02-15
KR100541808B1 true KR100541808B1 (ko) 2006-01-12

Family

ID=19603945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990029945A KR100541808B1 (ko) 1999-07-23 1999-07-23 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100541808B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447230B1 (ko) * 2001-12-22 2004-09-04 주식회사 하이닉스반도체 반도체 소자의 살리사이드 형성 방법

Also Published As

Publication number Publication date
KR20010010839A (ko) 2001-02-15

Similar Documents

Publication Publication Date Title
US7189605B2 (en) Method for fabricating semiconductor device
KR100298581B1 (ko) 반도체 소자 및 그 제조방법
US8217465B2 (en) Semiconductor constructions
KR100286100B1 (ko) 반도체 소자 및 그 제조방법
JPH1012847A (ja) 半導体デバイスの製造方法
KR100597619B1 (ko) 반도체 소자 제조방법
KR100541808B1 (ko) 반도체소자 제조방법
US8426116B2 (en) Method for fabricating a semiconductor device
KR100558540B1 (ko) 반도체 소자 제조방법
KR100301818B1 (ko) 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조방법
CN115410991A (zh) 一种接触孔形成方法
KR100452313B1 (ko) 비휘발성메모리소자및그제조방법
JPH11340436A (ja) 半導体記憶装置の製造方法
US20110053367A1 (en) Method of manufacturing semiconductor device
KR20050027381A (ko) 트랜지스터의 리세스 채널 형성 방법
KR100673125B1 (ko) 포토 마스크
US6245467B1 (en) Patterned mask and a deep trench capacitor formed thereby
KR100304973B1 (ko) 반도체 소자의 제조 방법
KR100751687B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100422519B1 (ko) 반도체 소자 제조방법
KR100192432B1 (ko) 반도체 소자 제조방법
KR100687874B1 (ko) 반도체소자의 리세스 채널 형성방법
KR20040002121A (ko) 반도체 소자의 필드 영역 형성 방법
KR100511923B1 (ko) 반도체소자의 소자분리막 형성방법
CN119400696A (zh) 半浮栅结构的形成方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990723

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20040628

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19990723

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20051205

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060102

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060103

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee