KR100751687B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 주변 회로 영역에 고전압 소자 제조시 유전체막을 완전히 제거하지 않고 활성 영역과 필드 영역의 경계를 포함하는 영역상에 유전체막을 남기어 게이트와 활성 영역 간 거리를 확보함으로써 고전압 소자의 오동작을 방지하기 위한 기술이다.
고전압 소자, 유전체막, 숏트(short)

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 터널 산화막
22 : 플로팅 게이트 23 : 소자분리막
24 : 유전체막 25 : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 고전압 소자의 오동작을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조 공정 단면 도이다.
먼저, 도 1a에 도시하는 바와 같이 메모리 셀 트랜지스터들이 형성될 셀 영역과 고전압 소자 등의 주변 트랜지스터가 형성될 주변 회로 영역을 갖는 반도체 기판(10)상에 터널 산화막(11)을 형성하고, 상기 터널 산화막(11)상에 플로팅 게이트용 폴리실리콘막을 형성한 다음, 사진 식각 공정으로 상기 폴리실리콘막과 터널 산화막(11)과 반도체 기판(10)을 식각하여 트렌치를 형성하고 상기 폴리실리콘막으로 플로팅 게이트(12)를 형성한다.
그런 다음, 상기 트렌치내에 고밀도 플라즈마(High Density Plasma) 산화막을 매립하여 소자분리막(13)을 형성한다.
이어서, 도 1b에 도시하는 바와 같이 메모리 셀 트랜지스터의 커플링비(coupling ratio) 확보를 위하여 상기 소자분리막(13)이 상기 플로팅 게이트(12)보다 낮아지도록 상기 소자분리막(13)의 상부를 일정 두께 제거하고, 전세정 공정을 실시한다.
셀 영역에서 셀간 간섭(cell to cell interference)을 최소화하기 위해서는 이웃하는 플로팅 게이트(12)들 사이에 컨트롤 게이트가 위치되어야 하므로 상기 전세정 공정을 과도하게 진행할 필요가 있다.
계속해서, 상기 반도체 기판(10)의 표면 단차를 따라서 유전체막(14)을 형성하고, 전면에 포토레지스트(PR)를 도포한 후 셀 영역에만 포토레지스트(PR)가 남도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
이어, 패터닝된 포토레지스트(PR)를 마스크로 하는 건식 또는 습식 식각 공정으로 주변 회로 영역에 형성된 유전체막(14)을 제거한다.
이때, 주변 회로 영역의 유전체막(14)을 완전히 제거하기 위해서는 상기 식각 공정을 과도하게 진행해야 한다.
이후, 상기 포토레지스트(PR) 패턴을 제거하고 나서 도 1c에 도시하는 바와 같이 전면에 컨트롤 게이트(15)를 형성한다.
이로써, 셀 영역에는 플로팅 게이트(12)와 컨트롤 게이트(15)로 이루어진 게이트가 유전체막(14)을 사이에 두고 분리되게 되며, 주변 회로 영역에는 플로팅 게이트(12)와 컨트롤 게이트(15)가 단일 게이트를 이루게 된다.
전술한 바와 같이, 셀 영역에서 셀간 간섭을 최소화하기 위해서는 유전체막(14)을 형성하기 전에 실시하는 전세정 공정을 과도하게 진행해야 하며, 주변 회로 영역의 유전체막(14)을 완전히 제거하기 위해서 유전체막(14) 제거 공정을 과도하게 진행해야 한다.
그러나, 상기 전세정 공정 및 유전체막(14) 제거 공정을 과도하게 진행할 경우 주변 회로 영역에 형성되는 고전압 소자의 활성 영역과 게이트간 간격이 터널 산화막(11)의 두께보다 작게 되거나, 심한 경우 활성 영역과 게이트가 서로 숏트(short)되게 되어 고전압 소자에 오동작이 유발되는 문제가 발생된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 고전압 소자의 오동작을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하 는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은, 셀 영역 및 주변 회로 영역을 가지며 소자분리막에 의해 정의된 활성 영역의 반도체 기판 상에 터널산화막 및 플로팅 게이트를 형성하는 단계, 소자분리막이 플로팅 게이트보다 낮아지도록 소자분리막의 상부를 제거하는 단계, 플로팅 게이트 및 소자 분리막을 포함한 반도체 기판 상에 유전체막을 형성하는 단계, 셀 영역 및 주변 회로 영역의 활성 영역과 필드 영역의 경계를 포함하는 영역 상에 유전체막이 선택적으로 남도록 유전체막을 선택적으로 제거하는 단계, 및 유전체막 및 플로팅 게이트를 포함한 반도체 기판 상에 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 공 정 단면도이다.
도 2a에 도시하는 비와 같이 메모리 셀 트랜지스터들이 형성될 셀 영역과 고전압 소자 등 주변 트랜지스터들이 형성될 주변 회로 영역을 갖는 반도체 기판(20)상에 터널 산화막(21)을 형성하고, 상기 터널 산화막(21)상에 플로팅 게이트용 폴리실리콘막을 형성한다.
그런 다음, 사진 식각 공정으로 상기 폴리실리콘막과 터널 산화막(21)과 반도체 기판(20)을 식각하여 트렌치를 형성하고, 상기 트렌치에 의해 이웃하는 폴리실리콘막이 서로 분리된 플로팅 게이트(22)를 형성한다.
이어, 상기 트렌치내에 고밀도 플라즈마(High Density Plasma) 산화막을 매립하여 소자분리막(23)을 형성한다.
이어서, 도 2b에 도시하는 바와 같이 메모리 셀 트랜지스터의 커플링비(coupling ratio) 확보를 위하여 상기 소자분리막(23)이 상기 플로팅 게이트(22)보다 낮아지도록 상기 소자분리막(23)의 상부를 제거한다.
그리고 나서, 전세정 공정을 실시한다.
셀 영역에서 셀간 간섭(cell to cell interference)을 최소화하기 위해서는 플로팅 게이트(22) 사이에 컨트롤 게이트가 위치되어야 하므로 상기 전세정 공정을 과도하게 진행할 필요가 있다.
그런 다음, 플로팅 게이트(22) 및 소자 분리막(23)을 포함한 반도체 기판(20) 상에 표면 단차를 따라서 유전체막(24)을 형성하고, 유전체막(24) 상에 포토레지스트(PR)를 도포한다.
이어, 셀 영역 그리고, 주변 회로 영역의 활성 영역과 필드 영역의 경계를 포함하는 영역 상에 상기 포토레지스트(PR)가 남도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
이어, 패터닝된 포토레지스트(PR)를 마스크로 하는 건식 또는 습식 식각 공정으로 유전체막(24)을 선택적으로 제거한다.
상기 유전체막(24) 식각 공정시 습식 식각 공정을 사용하는 경우, 상기 포토레지스트(PR)가 액티브 영역을 충분히 덮을 수 있도록 하고 식각 시간을 최적화하여 식각에 사용되는 에천트(etchant)가 액티브 영역으로 들어가지 않도록 하여 액티브 영역이 어택되지 않도록 한다.
이후, 상기 패터닝된 포토레지스트(PR)를 제거하고 나서 도 2c에 도시하는 바와 같이 유전체막(24) 및 플로팅 게이트(22)를 포함한 반도체 기판(20) 상에 컨트롤 게이트(25)를 형성한다.
이로써, 셀 영역에는 플로팅 게이트(22)와 컨트롤 게이트(25)로 이루어진 게이트가 유전체막(24)을 사이에 두고 분리되게 되며, 주변 회로 영역에는 플로팅 게이트(22)와 컨트롤 게이트(25)가 단일 게이트를 이루게 된다.
위와 같이 주변 회로 영역에서 활성 영역과 필드 영역의 경계 부분에 유전체막(24)을 남기면, 활성 영역과 게이트 사이에 유전체막(24)이 존재하게 되므로 상기 전세정 공정 및 유전체막(24) 제거 공정을 과도하게 진행하더라도 고전압 소자에서 활성 영역과 게이트간 거리를 확보할 수 있다.
본 발명은 다음과 같은 효과가 있다.
첫째, 고전압 소자에서 활성 영역과 게이트간 거리를 확보할 수 있으므로 활성 영역과 게이트간 숏트를 방지할 수 있으며 고전압 소자의 오동작을 방지할 수 있다.
둘째, 고전압 소자의 오동작을 방지할 수 있으므로 안정적인 셀 동작을 제공할 수 있다.
셋째, 고전압 소자의 오동작을 방지하여 소자 페일률(fail rate)을 낮출 수 있으므로, 수율(yield)을 향상시킬 수 있고 원가를 절감시킬 수 있다.

Claims (3)

  1. 셀 영역 및 주변 회로 영역을 가지며 소자분리막에 의해 정의된 활성 영역의 반도체 기판 상에 터널산화막 및 플로팅 게이트를 형성하는 단계;
    상기 소자분리막이 상기 플로팅 게이트보다 낮아지도록 상기 소자분리막의 상부를 제거하는 단계;
    상기 플로팅 게이트 및 상기 소자 분리막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역의 상기 활성 영역과 필드 영역의 경계를 포함하는 영역 상에 상기 유전체막이 선택적으로 남도록 상기 유전체막을 선택적으로 제거하는 단계; 및
    상기 유전체막 및 상기 플로팅 게이트를 포함한 상기 반도체 기판 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 선택적으로 유전체막을 제거하는 단계는 상기 주변회로 영역에서 상기 활성 영역과 상기 필드 영역의 경계선을 포함하는 영역 그리고, 상기 셀 영역을 덮도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 유전체막을 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 유전체막은 습식 또는 건식 식각 공정으로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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