KR100870293B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판에 제1 절연막 및 제1 도전막을 형성하는 단계, 제1 도전막, 제1 절연막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계, 제1 도전막과 접하도록 제2 도전막을 형성하는 단계 및 소자 분리막 상부의 제2 도전막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 구성된다.
플로팅 게이트, 감광막, 플래시, 보이드, 갭필

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제1 도전막 106 : 식각 멈춤막
108 : 제1 마스크막 110 : 제2 절연막
112 : 제2 도전막 114 : 제2 마스크막
116 : 유전체막 118 : 제3 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 면적이 넓은 플로팅 게이트 형성시 보이드 발생을 방지하도록 하는 플래시 메모리 소자의 제 조 방법에 관한 것이다.
반도체 메모리 소자 중에서 플래시 메모리 소자는 데이터를 저장하는 다수의 메모리 셀 들을 포함한다. 다수의 메모리 셀 들 각각에는 플로팅 게이트가 형성되어 있고, 상기 플로팅 게이트에는 데이터가 저장된다. 집적도가 증가함에 따라 플로팅 게이트의 폭도 좁아지는데, 플로팅 게이트의 면적 및 부피를 확보하기 위하여 플로팅 게이트의 두께를 두껍게 형성한다. 하지만, 두께 증가로 인하여 종횡비가 증가하게 된다. 이로 인해, 소자 분리막을 형성할 시에 소자 분리막 내에 보이드(void)가 발생할 수 있게 되어 소자의 안정성이 낮아질 수 있다.
본 발명은 플로팅 게이트용 도전막을 제1 도전막 및 제2 도전막을 형성하되, 제1 도전막의 두께를 낮게 형성하여 종횡비를 낮추고, 소자 분리막을 형성하여 소자 분리막 내에 보이드가 발생하지 않도록 한다. 소자 분리막 형성후, 제2 도전막을 두껍게 형성하여 후속 플로팅 게이트의 면적을 확보하도록 한다.
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판에 제1 절연막, 제1 도전막 및 식각 멈춤막을 형성한다. 식각 멈춤막, 제1 도전막 및 제1 절연막을 패터닝하고, 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치의 내부에 소자 분리막을 채운다. 식각 멈춤막을 제거한다. 제1 도전막 및 소자 분리막의 상부에 제2 도전막을 형성한다. 소자 분리막 상부의 제2 도전막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
패터닝한 제2 도전막 및 소자 분리막 상에 유전체막을 형성한다. 유전체막 상에 제3 도전막을 형성하는 단계를 더 포함한다. 이때, 제1 도전막은 50Å 내지 100Å의 두께로 형성한다.
트렌치를 형성하는 단계는, 식각 정지막의 상부에 마스크막 패턴을 형성하고, 마스크막 패턴에 따라 식각 정지막, 제1 도전막 및 제1 절연막을 패터닝한 후, 노출된 반도체 기판의 일부를 제거하는 단계를 포함한다.
마스크막 패턴은 산화막으로 형성하고, 식각 멈춤막은 질화막으로 형성한다.
제2 도전막을 패터닝 하는 단계는, 제2 도전막 상에 감광막 패턴을 형성한다. 감광막 패턴에 따라 제2 도전막을 식각하는 단계를 포함한다.
감광막 패턴을 형성하는 단계는, 제2 도전막 상에 감광막을 형성한다. 감광막의 일부에 노광 및 현상공정을 실시한다.
감광막 패턴의 개구부는 소자 분리막이 형성될 영역 상에 형성하며, 제2 도전막의 패터닝 단계는 소자 분리막이 노출되도록 실시한다. 제2 도전막을 패터닝 한 후에 감광막 패턴을 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 터널 절연막용 제1 절연막(102), 플로팅 게이트용 제1 도전막(104), 식각 멈춤막(106) 및 제1 마스크막(108)을 형성한다. 제1 절연막(102)은 산화막으로 형성할 수 있고, 제1 도전막(104)은 폴리 실리콘막으로 형성할 수 있다. 이때, 제1 도전막(104)은 50 내지 100Å의 두께로 형성할 수 있다. 식각 멈춤막(106)은 질화막으로 형성할 수 있고, 제1 마스크막(108)은 산화막 계열의 물질로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제1 마스크막(도 1a의 108)을 패터닝하고, 패터닝된 제1 마스크막(도 1a의 108)에 따라 식각 공정을 실시한다. 식각 공정으로 식각 멈춤막(106), 제1 도전막(104) 및 제1 절연막(102)을 패터닝하고, 반도체 기판의 일부를 제거하여 트렌치(100a)를 형성한다. 식각 공정시 제1 마스크막(도 1a의 108)이 모두 제거될 수 있으며, 잔류하는 제1 마스크막(도 1a의 108)이 있으면 제거한다. 이때, 식각 멈춤막(106)의 일부도 제거될 수 있다.
도 1c를 참조하면, 트렌치(도 1b의 100a)가 완전히 채워지도록 제2 절연막(110)을 형성한다. 제2 절연막(110)은 산화막으로 형성할 수 있다. 제1 도전막(104)의 두께가 집적도에 비해서 두껍지 않기 때문에 트렌치(도 1b의 100a)의 종 횡비가 낮다. 낮은 종횡비에 따라, 제2 절연막(110)은 트렌치(도 1b의 100a) 내에 보이드(void)를 발생하지 않고 고르게 형성될 수 있다.
도 1d를 참조하면, 식각 멈춤막(106)이 드러나도록 화학적 기계적 연마(chemical mechanical polishing; CMP)공정을 실시한다. 이로써, 제2 절연막(110)은 트렌치(도 1b의 110a)가 형성된 영역에만 잔류되며, 잔류된 제2 절연막(110)은 소자 분리막이 된다.
도 1e를 참조하면, 식각 멈춤막(도 1d의 106)을 제거한다. 이로 인해, 제1 도전막(104)이 노출되며, 소자 분리막(110)이 제1 도전막(104)보다 높게 돌출된다.
도 1f를 참조하면, 제1 도전막(104)를 포함한 제2 절연막(110) 상부에 플로팅 게이트용 제2 도전막(112)을 형성한다. 제2 도전막(112)은 제1 도전막(104)과 함께 플로팅 게이트로 사용되므로 폴리 실리콘막으로 형성하는 것이 바람직하다.
이때, 제2 절연막(110)이 드러나도록 화학적 기계적 연마(CMP) 공정을 실시하여 제1 도전막(104) 및 제2 도전막(112)으로 이루어진 플로팅 게이트를 형성할 수 있다. 하지만, 플로팅 게이트용 제1 도전막(104)의 두께가 얇기 때문에 플로팅 게이트의 면적 증가에 대한 효과가 적게 된다.
이에 대하여, 본 발명에서는 플로팅 게이트용 제2 도전막(112)을 형성하되, 제2 절연막(110)을 완전히 덮도록 형성한 후, 제2 도전막(112)을 패터닝하여 플로팅 게이트를 형성한다. 보다 구체적으로 설명하면 다음과 같다.
제2 도전막(112) 상부에 제2 마스크막(114)을 형성한다. 제2 마스크막(114)은 감광막으로 형성할 수 있으며, 활성 영역의 폭에 맞추어 노광 및 현상 공정을 실시하여 제2 마스크막(114) 패턴을 형성한다.
도 1g를 참조하면, 제2 마스크막(114)의 패턴에 따라 식각 공정을 실시하여 제2 도전막(112)의 일부를 제거한다. 제거되는 제2 도전막(112) 영역은 제2 절연막(110)이 형성된 소자 분리 영역으로, 제2 도전막(112)의 일부를 제거하여 제2 절연막(110)이 노출되도록 패터닝한다. 이로 인하여, 제1 도전막(104)과 제2 도전막(112)은 플로팅 게이트(115)가 된다. 식각 공정시, 제2 마스크막(114)이 모두 제거되거나 일부 잔류할 수 있다. 제2 마스크막(114)의 잔류물이 있으면 제거한다.
도 1h를 참조하면, 플로팅 게이트(115) 및 제2 절연막(110)의 표면을 따라 유전체막(116)을 형성하고, 유전체막(116) 상부에 콘트롤 게이트용 제3 도전막(118)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 플로팅 게이트를 제1 도전막 및 제2 도전막으로 형성하되, 제2 도전막을 소자 분리막 형성 이후에 형성하고 이를 감광막 패턴에 따라 패터닝 공정을 실시함으로써 플로팅 게이트의 면적을 증가시키고, 소자 분리막 형성시 보이드의 발생을 억제하면서 플래시 메모리 소자를 형성할 수 있다.

Claims (11)

  1. 반도체 기판에 제1 절연막, 제1 도전막 및 식각 멈춤막을 형성하는 단계;
    상기 식각 멈춤막, 제1 도전막 및 상기 제1 절연막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내부에 소자 분리막을 채우는 단계;
    상기 식각 멈춤막을 제거하는 단계;
    상기 제1 도전막 및 상기 소자 분리막의 상부에 제2 도전막을 형성하는 단계; 및
    상기 소자 분리막 상부의 상기 제2 도전막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제2 도전막을 제거하는 단계 이후에,
    상기 제2 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 제3 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 도전막은 50Å 내지 100Å의 두께로 형성하는 플래시 메모리 소자 의 제조 방법.
  4. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 식각 정지막의 상부에 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴에 따라 상기 식각 정지막, 제1 도전막 및 상기 제1 절연막을 패터닝하는 단계; 및
    노출된 상기 반도체 기판의 일부를 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 마스크막 패턴은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각 멈춤막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제2 도전막을 패터닝 하는 단계는,
    상기 제2 도전막 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴에 따라 상기 제2 도전막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 감광막 패턴을 형성하는 단계는,
    상기 제2 도전막 상에 감광막을 형성하는 단계; 및
    상기 감광막의 일부에 노광 및 현상공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 감광막 패턴의 개구부는 상기 소자 분리막이 형성될 영역 상에 형성하는 플래시 메모리 소자의 제조 방법.
  10. 제 7 항에 있어서,
    제2 도전막을 식각하는 단계는 상기 소자 분리막이 노출되도록 실시하는 플래시 메모리 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제2 도전막을 식각하는 단계 이후에, 상기 감광막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
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