KR20090056263A - 반도체 소자의 소자 분리막 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 셀 영역에 형성된 제1 트렌치, 반도체 기판의 주변회로 영역에 형성되고 제1 트렌치보다 깊게 형성된 제2 트렌치, 제1 트렌치 내에 형성된 제1 절연막, 제2 트렌치 내에 형성된 제2 절연막을 포함하는 반도체 소자의 소자 분리막으로 이루어진다.
소자 분리막, 셀 영역, 주변회로 영역, SOD, PSZ, HDP, 절연
Description
본 발명은 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것으로, 특히 셀 영역과 주변회로 영역 간의 전기적 절연 특성을 향상시키기 위한 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것이다.
반도체 소자는 데이터가 저장되는 메모리 셀들 및 구동 전압을 전달하는 트랜지스터들을 포함한다. 일반적으로, 메모리 셀들은 셀 영역(cell region)에 형성되며, 트랜지스터들은 주변회로 영역(peripheral)에 형성된다.
특히, 주변회로 영역에 형성되는 트랜지스터들은 셀 영역에 형성되는 메모리 셀들보다 높은 레벨의 전압(high voltage)을 사용하기 때문에 크기도 더 크게 형성하는 것이 바람직하다. 즉, 트랜지스터들의 게이트 폭을 메모리 셀들의 게이트 폭보다 더 넓게 형성하는 것이 바람직하다.
또한, 게이트의 폭뿐만 아니라 셀 영역과 주변회로 영역 간을 전기적으로 절 연시키기 위한 트렌치의 폭도 넓게 형성하는 것이 바람직하다. 구체적으로 설명하면, 소자 분리용 트렌치의 내부에는 절연물질로 형성된 소자 분리막을 채운다. 이때, 주변회로 영역에 형성되는 소자 분리막은 셀 영역에 형성되는 소자 분리막보다 더 넓게 형성하는 것이 바람직하다. 즉, 전기적 절연 특성을 변화시키는 요소는 여러 가지가 있지만 소자 분리막의 폭, 깊이 및 형성 물질을 예로 들 수 있다. 이 중에서, 소자 분리막의 폭은 전기적 절연을 위해서는 넓게 형성할수록 바람직하지만, 반도체 소자의 집적도 증가 및 제품의 소형화를 위해서 한계가 있다.
또한, 반도체 소자의 제조 공정 중, 셀 영역과 주변회로 영역 간에 소자 분리막을 형성하는 공정 시, 소자 분리막의 폭 차이로 인하여 식각 공정 중에 식각률의 차이를 발생하기도 한다. 예를 들면, 셀 영역과 주변회로 영역 간에 소자 분리막이 식각률의 차이로 인하여 4000Å 내지 4500Å의 단차를 발생하기도 한다.
그리고, 셀 영역과 주변회로 영역 간에 동일한 물질을 사용하여 소자 분리막을 형성하는 경우, 셀 영역과 주변회로 영역 간의 전기적 특성을 저하시킬 수도 있다.
본 발명이 해결하고자 하는 과제는, 셀 영역의 소자 분리막을 형성한 후에 주변회로 영역의 소자 분리막을 형성함으로써 셀 영역과 주변회로 영역 간의 단차 발생을 방지할 수 있으며, 셀 영역과 주변회로 영역 각각의 소자 분리막을 서로 다른 물질로 형성할 수 있으므로 전기적 절연 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막은, 반도체 기판의 셀 영역에 형성된 제1 트렌치를 포함한다. 반도체 기판의 주변회로 영역에 형성되고 제1 트렌치보다 깊게 형성된 제2 트렌치를 포함한다. 제1 트렌치 내에 형성된 제1 절연막을 포함한다. 제2 트렌치 내에 형성된 제2 절연막을 포함하는 반도체 소자의 소자 분리막으로 이루어진다.
셀 영역 및 주변회로 영역의 사이에서 제1 절연막과 제2 절연막이 서로 접하며, 제1 절연막과 제2 절연막은 서로 다른 물질로 형성된다.
제1 절연막은 SOD(spin on dielectric)막으로 형성되거나, SOD막 및 HDP(high density plasma)막의 적층구조로 형성된다. 또한, 제2 절연막은 HDP막으로 형성된다.
본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 셀 영역에 제1 트렌치들을 형성한다. 제1 트렌치들의 내부에 제1 절연막 을 채운다. 반도체 기판의 주변회로 영역에 제1 트렌치들보다 깊은 제2 트렌치들을 형성한다. 제2 트렌치들의 내부에 제2 절연막을 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
제1 절연막과 제2 절연막은 셀 영역 및 주변회로 영역 상이에서 서로 접하며, 제1 트렌치들은 셀 영역 및 셀 영역과 상기 주변회로 영역의 사이의 일부에 형성한다.
제2 트렌치들은 주변 영역 및 주변회로 영역과 셀 영역의 사이의 일부에 형성한다.
제1 절연막과 제2 절연막은 서로 다른 물질로 형성하며, 제1 절연막은 SOD막으로 형성하거나, SOD막 및 HDP막의 적층구조로 형성한다. 그리고, 제2 절연막은 HDP막으로 형성한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 상부에 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴을 형성한다. 소자분리 마스크 패턴에 따라 셀 영역에 형성된 제1 도전막 및 터널 절연막을 패터닝하고, 반도체 기판의 일부를 제거하여 제1 트렌치들을 형성한다. 제1 트렌치들의 내부에 제1 절연막을 채운다. 소자분리 마스크 패턴을 제거하여 제1 도전막을 노출시킨다. 제1 도전막의 상부에 제2 도전막을 형성한다. 주변회로 영역에 형성된 제2 도전막, 제1 도전막 및 터널 절연막과 제1 절연막의 일부 및 반도체 기판의 일부를 제거하여 제2 트렌치들을 형성한다. 제2 트렌치들의 내부에 제2 절연막을 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
제1 도전막 및 제2 도전막은 폴리실리콘막으로 형성하며, 제2 트렌치는 제1 트렌치보다 더 깊게 형성한다.
본 발명은, 셀 영역의 소자 분리막을 형성한 후에 주변회로 영역의 소자 분리막을 형성함으로써 셀 영역과 주변회로 영역 간의 단차 발생을 방지할 수 있다. 또한, 셀 영역과 주변회로 영역 각각의 소자 분리막을 서로 다른 물질로 형성할 수 있으므로 전기적 절연 특성을 향상시킬 수 있으며, 이로 인해 반도체 소자의 전기적 특성 열화를 억제하여 신뢰성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 및 그의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 소자 중에서 플래시 소자(flash device)를 예를 들어 설명하면 다음과 같다. 웰(well) 및 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(100)의 상부에 터널 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 순차적으로 적층한다. 예를 들면, 터널 절연막(102)은 산화막으로 형성할 수 있으며, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다.
도 1b를 참조하면, 제1 도전막(도 1a의 104)의 상부에 셀 영역의 소자 분리 영역이 개방된 소자분리 마스크 패턴(106)을 형성한다. 소자분리 마스크 패턴(106)은 질화막으로 형성할 수 있으며, 소자분리 마스크 패턴(106)과 제1 도전막(104)의 사이에 제1 도전막(104)의 표면을 보호하기 위한 버퍼막(미도시)을 더 형성할 수도 있다. 이어서, 소자분리 마스크 패턴(106)에 따라 식각 공정을 실시하여 제1 도전패턴(104a) 및 터널 절연패턴(102a)을 형성하고, 노출된 반도체 기판(100)의 일부를 제거하여 제1 트렌치(A 및 A')를 형성한다. 이때, 제1 트렌치(A 및 A')는 셀 영역(제1 트렌치 중 A) 및 셀 영역과 주변회로 영역의 사이(제1 트렌치 중 A')에만 형성하는 것이 바람직하다.
도 1c를 참조하면, 제1 트렌치(A 및 A')의 내부에 소자 분리막용 제1 절연막(108)을 채운다. 이때, 제1 트렌치(A 및 A')의 내부로 노출된 반도체 기판(100)의 일부를 산화시켜 월산화막(미도시)을 형성할 수 있다. 또한, 제1 절연막(108)의 형성 공정을 용이하게 하고 터널 절연패턴(102a) 및 제1 도전패턴(104a)의 표면을 보호하기 위하여 제1 트렌치(A 및 A')의 표면을 따라 라이너 절연막(미도시)을 더 형성할 수도 있다.
제1 절연막(108)의 형성 공정을 구체적으로 형성하면 다음과 같다.
제1 절연막(108)은 반도체 소자의 집적도 증가로 인하여 갭필(gap-fill) 공 정을 용이하게 실시하기 위하여 유동성의 SOD(spin on dielectric)막으로 형성하는 것이 바람직하다. SOD막은 유동성이 우수한 물질이기 때문에 제1 트렌치(A 및 A')의 저면을 채우기가 용이하다. SOD막은 예를 들면, PSZ(polisilazane)막으로 형성할 수 있다. 구체적으로, 제1 트렌치(A 및 A')의 내부를 PSZ막으로 채운 후에 고형화 공정을 실시한다. 고형화 공정은 유동성의 PSZ막을 고체로 변형시키기 위한 공정으로써 열처리 공정으로 수행할 수 있으며, 이때 PSZ막에 포함된 불순물 성분도 제거될 수 있다.
또는, 제1 절연막(108)은 SOD막 및 HDP(high density plasma)막을 적층하여 형성할 수도 있다. 구체적으로 설명하면, SOD막은 상술한 바와 같이 유동성 물질이기 때문에 고형화 공정을 실시하는데, 이때 불순물들도 동시에 빠져나가면서 SOD막의 치밀성이 저하될 수 있다. 치밀성이 저하된 SOD막은 후속 식각 공정 시, 특히 습식 식각 공정 중 식각액의 침투에 매우 취약할 수 있기 때문에 SOD막의 상부에 SOD막보다 더 치밀한 HDP막을 형성할 수 있다. 예를 들면, SOD막을 형성한 후, SOD막의 높이를 낮추고, 이어서 SOD막의 상부에 HDP막을 더 형성하여 제1 트렌치(A 및 A')의 내부를 채울 수 있다.
제1 절연막(108)은 제1 트렌치(A 및 A')의 내부를 완전히 채울 수 있도록 소자분리 마스크 패턴(106)이 모두 덮이도록 충분한 두께로 형성하는 것이 바람직하다. 그리고, 소자분리 마스크 패턴(106)이 드러나도록 평탄화 공정을 실시하는데, 평탄과 공정은 화학적기계적연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다.
도 1d를 참조하면, 셀 영역 및 주변회로 영역에 형성된 소자분리 마스크 패턴(도 1c의 106)을 제거한다. 이로써, 제1 도전패턴(104a)이 드러나게 되고, 제1 절연막(108)은 제1 도전패턴(104a)의 상부로 돌출된 형태가 된다.
도 1e를 참조하면, 노출된 제1 도전패턴(104a)의 상부에 플로팅 게이트용 제2 도전막(110)을 형성한다. 구체적으로, 노출된 제1 도전패턴(104a)의 상부와 제1 절연막(108)의 사이를 제2 도전막(110)으로 채우되, 제1 절연막(108)의 상부에 모두 덮이도록 충분한 두께로 형성하는 것이 바람직하다. 이때, 제2 도전막(110)은 폴리실리콘막으로 형성할 수 있다. 이어서, 화학적기계적연마(CMP) 공정을 실시하거나 마스크를 사용하지 않는 에치백(etch back) 공정을 실시하여 제1 절연막(108)이 노출되도록 제2 도전막(110)을 일부 제거한다. 이때, 에치백 공정은 건식 식각 공정을 실시할 수 있으며, 제1 절연막(108)보다 제2 도전막(110)에 대한 식각 선택비가 높은 식각 가스를 사용하여 실시하는 것이 바람직하다. 이처럼, 플로팅 게이용으로 제1 도전패턴(104a)과 제2 도전막(110)을 적층함으로써 플로팅 게이트의 면적을 증가시킬 수 있다.
도 1f를 참조하면, 제1 절연막(108) 및 제2 도전막(110)의 상부에 노광 공정을 위한 반사 방지막(112)을 형성하고, 반사 방지막(112)의 상부에는 포토레지스트막을 형성한다. 이어서, 주변회로 영역 및 주변회로 영역과 셀 영역 사이가 개방된 노광 마스크(미도시)를 사용하여 포토레지스트막에 노광 및 현상 공정을 실시하고, 이로써 포토레지스트 패턴(114)을 형성할 수 있다. 노광 공정은 예를 들면, I-라인(λ=365nm), KrF(λ=248nm) 또는 Arf(λ=193nm)의 광원을 사용하여 실시할 수 있 다. 이때, 주변회로 영역과 셀 영역 사이의 개방영역 일부는 주변회로 영역과 셀 영역 사이에 형성된 제1 절연막(108)의 일부와 중첩되는 영역 상에 형성하는 것이 바람직하다.
도 1g를 참조하면, 포토레지스트 패턴(114)에 따라 식각 공정을 실시하여 반사 방지막(112) 및 주변회로 영역의 제2 도전막(110), 제1 도전패턴(104a) 및 터널 절연패턴(102a)과 셀 영역 및 주변회로 영역 사이에 형성된 제1 절연막(108)의 일부를 순차적으로 패터닝한다. 이어서, 노출된 반도체 기판(100)의 일부를 제거하여 제2 트렌치(B 및 B')를 형성한다. 제2 트렌치(B 및 B')는 고전압을 전달하는 트랜지스터들(미도시) 간의 전기적 절연을 위하여 제1 트렌치(도 1b의 A 및 A')보다 더 깊게 형성하는 것이 바람직하다. 이때, 제2 트렌치(B 및 B')를 깊게 형성하기 위하여 포토레지스트 패턴(114)의 하부에 하드 마스크막(미도시)을 더 형성하여 식각 공정을 실시할 수도 있다.
도 1h를 참조하면, 포토레지스트 패턴(도 1g의 114) 및 반사 방지막(112)을 제거한다. 이어서, 제2 트렌치(B 및 B')의 내부에 소자 분리막용 제2 절연막(116)을 채운다. 구체적으로 설명하면, 제2 절연막(116)은 제1 절연막(108)과 동일한 물질로 형성할 수 있지만, 바람직하게는 주변회로 영역 및 주변회로 영역 및 셀 영역 사이(C)의 전기적 절연 특성을 향상시키기 위해 제1 절연막(108)보다 치밀한 물질을 형성한다. 예를 들면, 제2 절연막(116)은 HDP막으로 형성할 수 있다.
이처럼, 셀 영역 및 주변회로 영역에 소자 분리막용 제1 절연막(108) 및 제2 절연막(116)을 각각 형성함으로써 셀 영역 및 주변회로 영역 간에 형성된 소자 분 리막의 단차를 감소시킬 수 있다. 또한, 셀 영역 및 주변회로 영역의 사이(C)에 서로 다른 소자 분리막(108 및 116)을 형성하므로 셀 영역 및 주변회로 영역 간의 전기적 절연 특성을 향상시킬 수 있다. 이로써, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 및 그의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 소자분리 마스크 패턴
108 : 제1 절연막 110 : 제2 도전막
112 : 반사 방지막 114 : 포토레지스트 패턴
116 : 제2 절연막
Claims (15)
- 반도체 기판의 셀 영역에 형성된 제1 트렌치;상기 반도체 기판의 주변회로 영역에 형성되고 상기 제1 트렌치보다 깊게 형성된 제2 트렌치;상기 제1 트렌치 내에 형성된 제1 절연막; 및상기 제2 트렌치 내에 형성된 제2 절연막을 포함하는 반도체 소자의 소자 분리막.
- 제 1 항에 있어서,상기 셀 영역 및 상기 주변회로 영역의 사이에서 상기 제1 절연막과 상기 제2 절연막이 서로 접하는 반도체 소자의 소자 분리막.
- 제 1 항에 있어서,상기 제1 절연막과 상기 제2 절연막은 서로 다른 물질로 형성된 반도체 소자의 소자 분리막.
- 제 3 항에 있어서,상기 제1 절연막은 SOD(spin on dielectric)막으로 형성되거나, 상기 SOD막 및 HDP(high density plasma)막의 적층구조로 형성된 반도체 소자의 소자 분리막.
- 제 3 항에 있어서,상기 제2 절연막은 HDP막으로 형성된 반도체 소자의 소자 분리막.
- 반도체 기판의 셀 영역에 제1 트렌치들을 형성하는 단계;상기 제1 트렌치들의 내부에 제1 절연막을 채우는 단계;상기 반도체 기판의 주변회로 영역에 상기 제1 트렌치들보다 깊은 제2 트렌치들을 형성하는 단계; 및상기 제2 트렌치들의 내부에 제2 절연막을 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 6 항에 있어서,상기 제1 절연막과 상기 제2 절연막은 상기 셀 영역 및 상기 주변회로 영역 상이에서 서로 접하는 반도체 소자의 소자 분리막 형성 방법.
- 제 6 항에 있어서,상기 제1 트렌치들은 상기 셀 영역 및 상기 셀 영역과 상기 주변회로 영역의 사이의 일부에 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 6 항에 있어서,상기 제2 트렌치들은 상기 주변 영역 및 상기 주변회로 영역과 상기 셀 영역의 사이의 일부에 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 6 항에 있어서,상기 제1 절연막과 상기 제2 절연막은 서로 다른 물질로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 10 항에 있어서,상기 제1 절연막은 SOD막으로 형성하거나, 상기 SOD막 및 HDP막의 적층구조로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 10 항에 있어서,상기 제2 절연막은 HDP막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판의 상부에 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴을 형성하는 단계;상기 소자분리 마스크 패턴에 따라 셀 영역에 형성된 상기 제1 도전막 및 터널 절연막을 패터닝하고, 상기 반도체 기판의 일부를 제거하여 제1 트렌치들을 형성하는 단계;상기 제1 트렌치들의 내부에 제1 절연막을 채우는 단계;상기 소자분리 마스크 패턴을 제거하여 상기 제1 도전막을 노출시키는 단계;상기 제1 도전막의 상부에 제2 도전막을 형성하는 단계;주변회로 영역에 형성된 상기 제2 도전막, 제1 도전막 및 터널 절연막과 상기 제1 절연막의 일부 및 상기 반도체 기판의 일부를 제거하여 제2 트렌치들을 형성하는 단계; 및상기 제2 트렌치들의 내부에 제2 절연막을 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 13 항에 있어서,상기 제1 도전막 및 상기 제2 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 13 항에 있어서,상기 제2 트렌치는 상기 제1 트렌치보다 더 깊게 형성하는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190084532A (ko) * | 2018-01-08 | 2019-07-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
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2007
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