KR100854905B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 주변회로 영역에 트렌치 형성 전 측벽 산화(wall oxidation) 공정을 실시하여 터널 절연막의 측벽에 측벽 산화막을 형성함으로써, 반도체 기판의 주변회로 영역에 트렌치 형성 시 터널 절연막의 측벽이 노출되는 것을 방지하여 플라즈마(plasma)나 세정 공정에 의해 터널 절연막이 손상(damage)되는 것을 감소시켜 싸이클링(cycling) 특성을 개선할 수 있다.
터널 절연막, 측벽 산화 공정, 측벽 산화막, 싸이클링
Description
도 1a 내지 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102a : 터널 절연막
102b, 102c : 게이트 절연막 104 : 도전막
106 : 하드 마스크 108 : 제1 포토레지스트 패턴
110 : 제1 트렌치 112 : 제1 측벽 산화막
114 : 제2 포토레지스트 패턴 116 : 제2 트렌치
118 : 제3 포토레지스트 패턴 120 : 제3 트렌치
122 : 고전압 필드 스탑 이온 주입 영역
124 : 제2 측벽 산화막 126 : 측벽 산화막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 반도체 기판의 주변회로 영역에 트렌치 형성 시 셀 영역에 형성된 터널 절연막의 측벽이 노출되어 터널 절연막이 손상되는 것을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크를 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨데 NAND형 플래시 메모리 소자에 적용되고 있다.
그러나, 최근에는 반도체 소자가 더욱더 고집적화됨에 따라, 소자 분리막 형성을 위해 반도체 기판에 트렌치 형성 시 셀(cell) 영역과 주변회로(peripheral) 영역을 동시에 형성하지 못하고, 나누어서 별도의 공정을 통해 형성하고 있다. 이로 인해, 셀 트랜지스터용 터널 절연막은 셀 영역의 반도체 기판에 트렌치를 형성할 때 노출된 후, 주변회로 영역의 반도체 기판에 트렌치 공정을 진행하는 동안 내내 노출되어 플라즈마 공정인 포토레지스트 스트립(PR Strip) 공정과 세정(cleaning) 공정이 진행되는 동안 노출된 상태로 있게 된다.
또한, 낸드 플래시 소자에서는 고전압을 사용하는 이유로 소자 분리막 하부 에 고전압 필드 스탑(High Voltage Field Stop) 목적의 이온 주입 공정을 필요로 하는데, 이 때에도 터널 절연막이 노출된 상태로 공정을 진행하게 된다.
따라서, 종래에는 셀 영역 내 반도체 기판에 트렌치 형성 공정을 통해 터널 절연막의 측벽이 드러난 상태에서, 주변회로 영역 내 반도체 기판에 트렌치 형성 공정과 고전압 필드 스탑(HV field stop) 공정을 진행하게 되고, 이때 플라즈마 공정과 세정 공정을 거치면서 터널 절연막의 측벽이 손상(damage)을 받게 되어, 터널 절연막의 특성 및 싸이클링 특성이 열화되는 문제가 발생된다.
본 발명은 주변회로 영역의 반도체 기판에 트렌치 형성 전 측벽 산화 공정을 실시하여 터널 절연막의 측벽에 측벽 산화막을 형성함으로써, 후속한 공정에서 터널 절연막의 측벽이 노출되는 것을 방지하여 터널 절연막의 손상을 감소시켜 싸이클링 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 셀 영역 및 주변회로 영역을 포함한 반도체 기판 상에 절연막 및 하드 마스크 패턴을 형성하는 단계, 셀 영역의 절연막 및 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계, 제1 트렌치 내에 제1 측벽 산화막을 형성하는 단계, 주변회로 영역의 절연막 및 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계, 및 제1 측벽 산화막 상부 및 제2 트렌치 내에 제2 측벽 산화막을 형성하는 단계를 포함한다.
상기에서, 셀 영역의 제1 트렌치 내에 형성된 측벽 산화막은 제1 측벽 산화막과 제2 측벽 산화막의 적층 구조를 갖는다. 제1 및 제2 측벽 산화막 각각은 측벽 산화(wall oxidation) 공정으로 형성된다. 측벽 산화 공정은 산소(O2) 가스 또는 산소(O2)와 질소(N2)의 혼합 가스를 반응 가스로 사용한다. 제1 및 제2 측벽 산화막 각각은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성되며, 5 내지 100Å의 두께로 형성된다.
주변회로 영역의 고전압 영역에 형성된 상기 제2 트렌치는 더욱 식각되어 저전압 영역에 형성된 제2 트렌치보다 깊은 깊이를 갖는다. 제2 트렌치를 형성하는 단계와 제2 측벽 산화막을 형성하는 단계 사이에 주변회로 영역의 고전압 영역에 고전압 필드 스탑 이온 주입 영역이 형성되도록 이온 주입 공정을 실시하는 단계를 더 포함한다. 셀 영역 및 주변회로 영역에 절연막, 도전막 및 하드 마스크 패턴이 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방 법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 셀 영역에 터널 절연막(102a), 플로팅 게이트용 도전막(104) 및 하드 마스크(106)가 형성되고, 주변회로 영역의 저전압 영역(low voltage region) 및 고전압 영역(high voltage region)에는 게이트 절연막(102b, 102c), 도전막(104), 및 하드 마스크(106)가 형성된 반도체 기판(100)이 제공된다. 여기서, 하드 마스크(106)는 버퍼 산화막과 질화막의 적층 구조로 형성될 수 있다. 버퍼 산화막은 실리콘 산화막(SiO2)으로 형성될 수 있다. 한편, 도전막(104)은 플래시 메모리 소자에 있어서 플로팅 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성될 수 있다. 터널 절연막(102a)과 게이트 절연막(102b, 102c)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이때, 고전압 영역의 게이트 절연막(102c)이 터널 절연막(102a) 및 저전압 영역의 게이트 절연막(102b)보다 두껍게 형성될 수 있다.
이후, 하드 마스크(106) 상에는 저전압 영역 및 고전압 영역의 주변회로 영역을 완전히 덮어 씌우는 반면 셀 영역에는 일정 간격 이격되어 하드 마스크(106)의 표면 일부를 노출시키는 제1 포토레지스트 패턴(108)을 형성한다. 제1 포토레지스트 패턴(108)은 포토레지스트를 하드 마스크(106) 상에 도포하여 포토레지스트막(미도시)을 형성한 후 기 설계된 마스크를 이용한 노광 및 현상으로 패터닝하여 형성한다.
도 1b를 참조하면, 제1 포토레지스트 패턴(108)을 마스크로 하는 식각 공정으로 셀 영역 내 소자 분리 영역의 하드 마스크(106), 도전막(104) 및 터널 절연막(102a)을 순차적으로 식각한다. 이로써, 셀 영역 내 소자 분리 영역의 반도체 기판(100)의 표면이 노출된다. 계속해서, 패터닝된 하드 마스크(106), 도전막(104) 및 터널 절연막(102a)을 식각 마스크로 하여 표면이 노출된 반도체 기판(100)의 소자 분리 영역을 식각한다. 이로써, ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에 의해 셀 영역 내 소자 분리 영역에 제1 트렌치(110)가 형성된다.
이후, 제1 포토레지스트 패턴(108)을 제거한다. 이때, 제1 포토레지스트 패턴(108)은 플라즈마(plasma)를 이용한 포토레지스트 스트립(PR Strip) 공정으로 제거할 수 있으며, PR Strip 이후에는 포토레지스트 잔류물을 제거하기 위하여 SC1(Standard Cleaning-1) 용액 등을 이용한 세정(cleaning) 공정을 실시한다.
도 1c를 참조하면, 터널 절연막(102a)의 측벽이 노출되지 않도록 측벽 산화(wall oxidation) 공정을 실시한다. 이로써, 제1 트렌치(110)의 측벽 및 저면 뿐만 아니라 패터닝된 터널 절연막(102a)과 도전막(104)의 측벽 및 하드 마스크(106)의 측벽 및 상부가 산화되어 식각 손상층이 제1 측벽 산화막(112)으로 형성된다. 이때, 제1 트렌치(110)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 제1 트렌치(110)의 측벽 및 저면에서 제1 측벽 산화막(112)이 보다 두껍게 형성된다.
구체적으로, 측벽 산화 공정은 건식 산화(dry oxidation) 공정 또는 습식 산 화(wet oxidation) 공정으로 실시할 수 있으며, 산소(O2) 가스 또는 산소(O2)와 질소(N2)의 혼합 가스를 반응 가스로 사용한다. 이를 통해 제1 측벽 산화막(112)은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다.
일반적으로 주변회로 트랜지스터 영역은 셀과 같이 측벽 산화막의 두께 및 산화막 측벽 손상(damage)에 민감하지 않으므로, 셀 트랜지스터가 필요로 하는 측벽 산화막의 두께를 셀 영역에 형성한다. 따라서, 제1 측벽 산화막(112)은 후속한 주변회로 영역의 반도체 기판에 트렌치 형성 후 셀 영역과 주변회로 영역에 동시에 형성될 제2 측벽 산화막(미도시)의 두께를 고려하여 셀 트랜지스터가 필요로 하는 측벽 산화막의 두께 중 일부만 형성되도록 목표 증착 두께를 설정한다. 이때, 제1 측벽 산화막(112)은 5 내지 100Å의 두께로 형성한다.
이렇게 형성된 제1 측벽 산화막(112)은 셀 영역의 트렌치(110) 형성을 위한 식각 공정으로 인하여 발생된 손상(damage)을 제거할 뿐만 아니라 후속한 주변회로 영역의 반도체 기판(100)에 트렌치(미도시) 형성 시 터널 절연막(102a)이 플라즈마(plasma)나 세정 공정에 의해 손상(damage) 받는 것을 방지하여 싸이클링(cycling) 특성을 개선한다.
도 1d를 참조하면, 제1 트렌치(110)를 포함하는 제1 측벽 산화막(112) 상에 셀 영역은 완전히 덮어 씌우는 반면 주변회로 영역에는 일정 간격 이격되어 제1 측벽 산화막(112)의 표면 일부를 노출시키는 제2 포토레지스트 패턴(114)을 형성한다.
도 1e를 참조하면, 제2 포토레지스트 패턴(114)을 마스크로 하는 식각 공정으로 저전압 영역 및 고전압 영역 내 소자 분리 영역의 제1 측벽 산화막(112), 하드 마스크(106), 도전막(104) 및 게이트 절연막(102b, 102c)을 순차적으로 식각한다. 이로써, 저전압 영역 및 고전압 영역 내 소자 분리 영역의 반도체 기판(100)의 표면이 노출된다. 계속해서, 패터닝된 제1 측벽 산화막(112), 하드 마스크(106), 도전막(104) 및 게이트 절연막(102b, 102c)을 식각 마스크로 하여 소자 분리 영역의 반도체 기판(100)을 식각한다. 이로써, ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에 의해 저전압 영역 및 고전압 영역 내 소자 분리 영역 각각에 제2 트렌치(116)가 형성된다.
이후, 제2 포토레지스트 패턴(114)을 제거한다. 이때, 제2 포토레지스트 패턴(114)은 플라즈마를 이용한 PR Strip 공정으로 제거할 수 있으며, PR Strip 이후에는 포토레지스트 잔류물을 제거하기 위하여 SC1 용액 등을 이용한 세정 공정을 실시한다.
도 1f를 참조하면, 제1 트렌치(110) 내 제1 측벽 산화막(112)이 형성된 셀 영역 및 제2 트렌치(116)가 형성된 저전압 영역은 완전히 덮어 씌우는 반면 고전압 영역의 제2 트렌치(116) 내 반도체 기판(100)의 표면 일부를 노출시키는 제3 포토레지스트 패턴(118)을 형성한다.
도 1g를 참조하면, 제3 포토레지스트 패턴(118)을 마스크로 하는 식각 공정으로 고전압 영역 내 제2 트렌치(116) 하부의 반도체 기판(100)을 식각한다. 이로써, 제2 트렌치(116) 하부에 제2 트렌치(116)보다 폭이 좁으면서 깊이가 깊은 제3 트렌치(120)가 형성된다.
이어서, 고전압 영역의 게이트(미도시) 측면에 형성될 소오스/드레인 영역(미도시) 간 펀치스루(punchthrough)에 기인한 누설 전류(leakage current)를 방지하기 위하여 이온 주입 공정을 실시하여 고전압 영역의 제3 트렌치(120)의 측벽 및 저면에 고전압 필드 스탑 이온 주입 영역(122)을 형성한다.
이후, 제3 포토레지스트 패턴(118)을 제거한다. 이때, 제2 포토레지스트 패턴(118)은 플라즈마를 이용한 PR Strip 공정으로 제거할 수 있으며, PR Strip 이후에는 포토레지스트 잔류물을 제거하기 위하여 SC1 용액 등을 이용한 세정 공정을 실시한다.
도 1h를 참조하면, 주변회로 영역의 게이트 절연막(102b, 102c)의 측벽에 산화막이 형성되도록 측벽 산화(wall oxidation) 공정을 실시한다. 구체적으로, 측벽 산화 공정은 건식 산화 공정 또는 습식 산화 공정으로 실시할 수 있으며, 산소(O2) 가스 또는 산소(O2)와 질소(N2)의 혼합 가스를 반응 가스로 사용한다. 이를 통해 제2 측벽 산화막(124)은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다.
이로써, 제2 및 제3 트렌치(116, 120)의 측벽 및 저면 뿐만 아니라 패터닝된 게이트 절연막(102b, 102c), 도전막(104) 및 하드 마스크(106)의 측벽이 산화되어 식각 손상층이 제2 측벽 산화막(124)으로 형성되고, 아울러 셀 영역 및 주변회로 영역의 제1 측벽 산화막(112) 상에도 제2 측벽 산화막(124)이 형성된다. 이때, 제2 및 제3 트렌치(116, 120)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 제2 및 제3 트렌치(116, 120)의 측벽 및 저면에서 제2 측벽 산화막(124)이 보다 두껍게 형성된다.
한편, 제2 측벽 산화막(124)은 셀 영역의 제1 측벽 산화막(112) 상에도 동시에 형성되므로, 셀 영역에는 제1 측벽 산화막(112)과 제2 측벽 산화막(124)의 적층 구조를 갖는 측벽 산화막(126)이 형성되게 된다. 반면, 주변회로 영역은 제2 트렌치(116)와 제3 트렌치(116, 120) 상에는 제2 측벽 산화막(124)만이 형성되고, 하드 마스크 패턴(106) 상에는 제1 측벽 산화막(112)과 제2 측벽 산화막(124)의 적층 구조를 갖는 측벽 산화막(126)이 형성된다.
따라서, 제2 측벽 산화막(124)의 증착 두께는 셀 트랜지스터가 필요로 하는 측벽 산화막(126)의 두께가 셀 영역에 형성될 수 있도록 형성된 제1 측벽 산화막(112)의 두께를 고려하여 형성한다. 바람직하게, 제2 측벽 산화막(112)은 5 내지 100Å의 두께로 형성한다.
상기한 바와 같이, 본 발명은 반도체 기판의 주변회로 영역에 트렌치를 형성하기 전에 측벽 산화 공정을 실시하여 터널 절연막의 측벽에 측벽 산화막을 형성함으로써, 반도체 기판의 주변회로 영역에 트렌치 형성 시 터널 절연막이 노출되는 것을 방지하여 PR Strip 공정에 의한 플라즈마나 세정 공정에 의해 터널 절연막이 손상되는 것을 감소시킴에 따라 소자의 싸이클링 특성을 개선할 수 있다.
본 발명은 설명의 편의를 위하여, 반도체 기판 상에 절연막, 플로팅 게이트용 도전막 및 하드 마스크 패턴을 형성한 후, 도전막의 패터닝과 트렌치 형성 공정 을 한 번에 실시하는 ASA-STI 공정으로 설명하였으나, 이에 한정되는 것은 아니며, 반도체 기판 상에 절연막과 하드 마스크 패턴을 형성한 후 트렌치 형성 공정을 진행하는 STI 공정에도 적용가능하다. 이 경우, STI 공정을 이용하여 셀 영역 내 반도체 기판에 트렌치를 형성한 후 측벽 산화 공정을 실시하여 절연막의 측벽에 측벽 산화막을 형성한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 반도체 기판의 주변회로 영역에 트렌치 형성 전 측벽 산화 공정을 실시하여 터널 절연막의 측벽에 측벽 산화막을 형성함으로써, 반도체 기판의 주변회로 영역에 트렌치 형성 시 터널 절연막의 측벽이 노출되는 것을 방지하여 플라즈마나 세정 공정에 의한 터널 절연막의 손상을 감소시킴에 따라 싸이클링 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 셀 영역 및 주변회로 영역을 포함한 반도체 기판 상에 절연막 및 하드 마스크 패턴을 형성하는 단계;상기 셀 영역의 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;상기 제1 트렌치 내에 제1 측벽 산화막을 형성하는 단계;상기 주변회로 영역의 상기 절연막 및 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계; 및상기 제1 측벽 산화막 상부 및 상기 제2 트렌치 내에 제2 측벽 산화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 상기 제1 트렌치 내에 형성된 측벽 산화막은 상기 제1 측벽 산화막과 상기 제2 측벽 산화막의 적층 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 측벽 산화막 각각은 측벽 산화(wall oxidation) 공정으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 측벽 산화 공정은 산소(O2) 가스 또는 산소(O2)와 질소(N2)의 혼합 가스를 반응 가스로 사용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 측벽 산화막 각각은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 측벽 산화막 각각은 5 내지 100Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변회로 영역의 고전압 영역에 형성된 상기 제2 트렌치는 더욱 식각되어 저전압 영역에 형성된 제2 트렌치보다 깊은 깊이를 갖는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 트렌치를 형성하는 단계와 제2 측벽 산화막을 형성하는 단계 사이에 상기 주변회로 영역의 고전압 영역에 고전압 필드 스탑 이온 주입 영역이 형성되도록 이온 주입 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역 및 상기 주변회로 영역에 절연막, 도전막 및 하드 마스크 패턴이 형성되는 플래시 메모리 소자의 제조 방법.
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| KR20060079521A (ko) * | 2004-12-31 | 2006-07-06 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 소자 분리 영역 형성 방법 |
| KR20060114508A (ko) * | 2005-05-02 | 2006-11-07 | 삼성전자주식회사 | 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 |
| KR20060125979A (ko) * | 2005-06-03 | 2006-12-07 | 삼성전자주식회사 | 불 휘발성 메모리의 플로팅 게이트 형성 방법 |
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- 2007-03-22 KR KR1020070028007A patent/KR100854905B1/ko not_active IP Right Cessation
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