KR20060114508A - 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 - Google Patents

절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 Download PDF

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Abstract

절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에서, 상기 절연막 구조물을 형성하기 위하여 우선 기판에, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 위치하고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 갖는 예비 절연막 구조물을 형성한다. 상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성한다. 상기 노출된 리세스 형성용 패턴을 선택적으로 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성한다. 다음에, 상기 제3 예비 절연막 패턴을 부분적으로 식각함으로서 상부면 중심에 상기 예비 리세스보다 큰 폭의 리세스부를 갖는 절연막 구조물을 형성한다. 상기 절연막 구조물을 소자 분리막에 적극적으로 사용함으로서 반도체 장치의 특성을 향상시킬 수 있다.

Description

절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{ Method for forming a insulating structure and method for manufacturing a semiconductor device using the same}
도 1 내지 도 11은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 12 내지 도 17은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 상부면 중심이 리세스된 소자 분리막을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터의 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electically erasable and programmable ROM) 또는 플래쉬 메모리 장치에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
최근에 반도체 장치의 집적도를 향상시키기 위하여 상기 플래쉬 메모리 장치에 포함되는 플로팅 게이트의 선폭(critical dimension; 이하 "CD"라 한다)이 급격히 감소됨에 따라, 포토리소그래피 공정의 얼라인먼트(alignment) 불량, 커플링 비율(coupling ratio)의 감소로 인한 반도체 장치의 불량이 매우 증가되고 있다.
이에 따라, 소자 분리막 패턴에 자기 정렬시킴으로서 플로팅 게이트를 형성하는 셀프얼라인-트렌치 소자 분리(SA-STI) 또는 셀프얼라인 폴리실리콘-트렌치 소자 분리(SAP-STI) 공정을 수행함으로서 상기 얼라인먼트 불량을 감소시키고 있다. 또한, 상기 플로팅 게이트와 직접적으로 접촉하는 상부 유전막의 면적을 확장시킴으로서 상기 커플링 비율을 증가시키고 있다.
상기 SAP-STI공정을 적용하여 플레쉬 메모리 장치를 형성하는 방법은 미합중국 특허 제6,465,293호에 개시되어 있다. 그런데, 상기 SAP-STI공정을 완료하면, 상기 플로팅 게이트의 사이에는 소자 분리막이 형성되어 있으므로 상기 플로팅 게이트의 상부면만이 노출된다. 그러므로, 상기 상부 유전막의 유효 면적을 증가시키기 위하여, 상기 플로팅 게이트의 측벽의 일부가 노출되도록 상기 소자 분리막을 제거하는 공정이 더 수행되고 있다.
그러나, 상기 소자 분리막을 극히 일부만 제거하는 경우는 상기 플로팅 게이트의 노출 면적이 크게 증가되지 않으므로 커플링 비율의 상승 효과가 매우 작다. 또한, 상기 플로팅 게이트의 측벽 대부분이 노출되도록 상기 소자 분리막을 과도하게 제거하는 경우에는 상기 플로팅 게이트 하부의 터널 산화막까지 제거되거나 또는 상기 터널 산화막이 손상되는 등의 문제가 발생될 수 있다.
따라서, 상기 커플링 비율을 상승시키기 위하여 상기 플로팅 게이트 및 소자 분리막을 변형시키는 등의 다양한 연구가 진행되고 있다.
본 발명의 제1 목적은 커플링 비율을 상승시킬 수 있는 절연막 구조물의 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 커플링 비율이 상승될 수 있는 구조를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 절연막 구조물의 형성 방법으로, 우선 기판에, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 위치하고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 갖는 예비 절연막 구조물을 형성한다. 상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성한다. 상기 노출된 리세스 형성용 패턴을 선택적으 로 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성한다. 다음에, 상기 제3 예비 절연막 패턴을 부분적으로 식각함으로서 상부면 중심에 상기 예비 리세스보다 큰 폭의 리세스부를 갖는 절연막 구조물을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 제조 방법으로, 기판 표면으로부터 돌출되고, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 위치하고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴으로 구성되는 예비 소자 분리막 구조물을 형성한다. 상기 예비 소자 분리막 구조물 사이에 개재되어 있는 패턴 및 상기 예비 소자 분리막 구조물의 일부분을 제거함으로서, 액티브 영역이 노출되는 개구부를 형성한다. 상기 개구부 저면에 제1 유전막 패턴을 형성한다. 상기 개구부 내부를 채우는 제1 도전막 패턴을 형성한다. 상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성한다. 상기 노출된 리세스 형성용 패턴을 선택적으로 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성한다. 다음에, 상기 제1 우전막 패턴의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴의 측벽이 노출되도록 상기 제3 예비 절연막 패턴을 부분적으로 식각함으로서 중심에 리세스부를 갖는 소자 분리막 구조물을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법으로, 기판 상에 제1 유전막 패턴, 제1 도전막 패턴 및 하드 마스크 가 적층된 패턴 구조물을 형성한다. 상기 패턴 구조물 사이의 기판을 식각함으로서 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내에, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 형성되고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지는 리세스 형성용 패턴으로 이루어지는 예비 소자 분리막 구조물을 형성한다. 상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성한다. 상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성한다. 다음에, 상기 제1 유전막 패턴의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴의 측벽이 노출되도록 상기 제3 예비 절연막 패턴을 부분적으로 식각하여, 중심에 리세스부를 갖는 소자 분리막 구조물을 형성한다.
상기 방법에 의해 소자 분리막 구조물을 형성하는 경우, 상기 소자 분리막 구조물의 리세스부 양측으로 절연막이 남아있게 된다. 즉, 제1 유전막 패턴이 노출되지 않는 범위 내에서 상기 리세스부를 충분히 깊게 형성함으로서, 제1 도전막 패턴의 측벽을 최대한으로 노출시킬 수 있다. 따라서, 상부에 형성되는 제2 유전막의 유효 면적이 증가되어 커플링 비율이 증가된다.
또한, 상기 제1 도전막 패턴들 사이에 리세스부가 형성됨에 따라 상기 제1 도전막 패턴간의 유효 거리가 증가된다. 이로 인해, 상기 제1 도전막 패턴 간의 기생 커패시턴스가 감소됨으로서, 커플링 비율은 더욱 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
실시예 1
도 1 내지 도 11은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 버퍼 실리콘 산화막(도시안됨) 및 실리콘 질화물로 이루어지는 하드 마스크막(도시안됨)을 형성한다. 상기 제1 버퍼 실리콘막은 상기 하드 마스크막을 형성할 시에 기판에 발생되는 스트레스를 감소시키기 위하여 형성된다.
상기 하드 마스크막 및 제1 버퍼 실리콘막을 사진 및 식각 공정을 통해 패터닝함으로서, 제1 버퍼 산화막 패턴(102) 및 하드 마스크 패턴(104)을 형성한다. 상기 하드 마스크 패턴(104)은 후속 공정을 통해 플로팅 게이트 전극이 형성될 영역을 정의하므로, 적어도 형성하고자하는 플로팅 게이트 전극의 높이보다는 더 높게 형성하여야 한다.
상기 하드 마스크 패턴(104)을 식각 마스크로 사용하여 상기 기판(100)을 부분적으로 식각함으로서 소자 분리막 형성 부위를 정의하는 트렌치(106)를 형성한다. 본 실시예에서는 상기 하드 마스크 패턴(104) 사이의 갭 및 기판의 식각된 부분을 통칭하여 트렌치(106)라 한다.
상기 트렌치(106)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 큐어링하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(106) 내벽에 제2 버퍼 산화막(108)을 형성한다. 상기 제2 버퍼 산화막(108)은 열산화막 및 중온 산화막(MTO)의 적층 구조를 갖는다. 구체적으로, 상기 제2 버퍼 산화막(108)은 상기 트렌치(106) 내벽에 노출된 실리콘을 열산화시켜 10 내지 50Å의 두께로 열산화막을 형성하고 난 후, 중온 산화막을 화학 기상 증착법에 의해 40 내지 190Å의 두께로 증착함으로서 완성할 수 있다.
다음에, 상기 제2 버퍼 산화막(108) 상에 상기 트렌치(106) 내부를 부분적으로 채우도록 제1 예비 절연막(110)을 형성한다. 상기 제1 예비 절연막(110)은 실리콘 산화물을 화학 기상 증착 방법에 의해 증착함으로서 형성할 수 있다. 구체적으로, 상기 제1 예비 절연막(110)은 갭 매립 특성이 우수한 USG 또는 BPSG를 사용하여 형성할 수 있다. 상기 제1 예비 절연막(110)은 상기 트렌치 내부를 부분적으로 채우므로, 상기 트렌치(106) 내에 형성된 상기 제1 예비 절연막(110) 사이에는 갭이 생성된다.
상기 제1 예비 절연막(110)의 두께가 지나치게 얇을 경우에는 소자 분리막 상부면에 원하는 형태의 리세스부를 생성할 수 없다. 또한, 후속 공정에서 상기 제1 예비 절연막(110)이 모두 제거될 수 있어, 상기 제1 예비 절연막이 터널 절연막 역할을 하는 제1 유전막 패턴을 충분히 보호하지 못하게 된다. 그러므로, 상기 제1 예비 절연막(110)은 적어도 상기 액티브 영역들 사이 폭의 1/5 이상의 두께로 형성하되 상기 트렌치 내부가 완전히 채워지지 않도록 형성하는 것이 바람직하다.
본 실시예에서는, 제2 버퍼 산화막(108)을 형성한 이 후에 제1 예비 절연막(110)을 형성한다. 그러나, 상기 제2 버퍼 산화막(108)에 포함되는 중온 산화막을 상기 범위보다 더 두껍게 형성함으로서, 상기 제2 버퍼 산화막(108)으로서 제1 예비 절연막(110)을 대체할 수 있다. 이 경우에는, 상기 제1 예비 절연막(110)을 형성하지 않아도 된다. 반대로, 상기 제2 버퍼 산화막(108)을 형성하는 공정을 생략하고 상기 트렌치 내부에 상기 제1 예비 절연막(110)을 형성할 수도 있다.
도 2를 참조하면, 상기 제1 예비 절연막(110)에 의해 상기 트렌치(106) 내에 생성되는 갭을 완전히 매립하도록 리세스 형성용 막(112)을 형성한다. 상기 리세스 형성용 막(112)은 후속 공정에서 상기 리세스 형성용막(112) 만을 선택적으로 식각할 수 있도록 상기 제1 예비 절연막(110)과 다른 식각 선택비를 갖는 물질을 사용하여 형성한다.
후속 공정에서 상기 리세스 형성용막 만을 선택적으로 식각하기 위해서, 상기 제1 예비 절연막(110)과 상기 리세스 형성용 막(112) 간의 식각 선택비는 1 : 10 이상인 것이 바람직하다. 상기 제1 예비 절연막(110)이 실리콘 산화물로 형성되는 경우, 상기 리세스 형성용 막(112)으로 사용할 수 있는 물질의 예로는 실리콘 질화물, 보론 질화물, 실리콘 게르마늄 등을 들 수 있다. 상기 열거한 물질들 중에서, 상기 리세스 형성용 막(112)은 증착이 용이하고 상기 제1 예비 절연막(110)과의 식각 선택비가 상대적으로 높은 실리콘 질화물을 사용하여 형성하는 것이 가장 바람직하다.
도 3을 참조하면, 상기 리세스 형성용 막(112)을 부분적으로 식각함으로서 상기 제1 예비 절연막(110)에 의해 상기 트렌치(106) 내에 생성되는 갭 저면에 리세스 형성용 패턴(112a)을 형성한다.
상기 리세스 형성용 패턴(112a)의 상부면이 상기 하드 마스크 패턴(104)의 저면보다 낮게 위치하는 경우에는 후속 공정을 통해 원하는 형태의 리세스부를 형성할 수 없다. 또한, 상기 리세스 형성용 패턴(112a)의 상부면이 상기 하드 마스크 패턴(104)의 상부면보다 높게 위치하면, 후속의 화학 기계적 연마 공정을 통해 상기 하드 마스크 패턴(104)을 노출시킬 때 상기 리세스 형성용 패턴(112a)까지 외부에 노출되어 공정 불량을 야기시킬 수 있다. 때문에, 상기 리세스 형성용 패턴(112a)의 상부면은 상기 하드 마스크 패턴(104)의 상부면보다는 낮고 상기 하드 마스크 패턴(104)의 저면보다는 높게 위치하도록 형성하여야 한다.
그런데, 후속의 화학 기계적 연마 공정 시에 상기 하드 마스크 패턴(104)의 상부면도 일부 제거될 수 있다. 그러므로, 상기 화학 기계적 연마 공정을 수행할 때 상기 리세스 형성용 패턴(112a)이 노출되지 않도록 하기 위해서, 상기 리세스 형성용 패턴(112a)의 상부면은 상기 하드 마스크 패턴(104)의 3/4 높이보다 낮게 위치하는 것이 더욱 바람직하다. 또한, 후속 공정을 통해 원하는 형태의 리세스부를 형성하기 위해서는 상기 리세스 형성용 패턴(112a)의 상부면은 상기 하드 마스크 패턴(104)의 1/4 높이보다 높게 위치하는 것이 더욱 바람직하다.
상기 리세스 형성용 막(112)을 부분적으로 식각하는 공정은 습식 식각 공정 또는 건식 식각 공정을 적용할 수 있다. 그러나, 플라즈마 데미지없이 상기 리세스 형성용 막(112)을 제거하기 위해서는 습식 식각 공정을 적용하는 것이 더 바람직하다.
도 4를 참조하면, 상기 제1 예비 절연막(110) 및 리세스 형성용 패턴(112a) 상에 상기 트렌치(106)를 완전히 매립하는 제2 예비 절연막(114)을 형성한다. 상기 제2 예비 절연막(114)은 실리콘 산화물을 사용하여 형성할 수 있다. 구체적으로, 상기 제2 예비 절연막(114)은 갭 매립 특성이 우수한 USG 또는 BPSG를 사용하여 형성할 수 있다. 또는, 상기 제 2 예비 절연막(114)은 절연 특성이 양호하고 막질이 치밀한 특성을 갖는 고밀도 플라즈마 방식으로 형성된 실리콘 산화물(HDP-oxide)을 사용할 수 있다.
도 5를 참조하면, 상기 하드 마스크 패턴(104)의 상부면이 노출되도록 상기 제2 예비 절연막(114) 및 제1 예비 절연막(110)을 연마한다. 상기 연마 공정은 화학 기계 연마 공정을 포함한다. 상기 공정을 통해, 상기 트렌치 내부에는 패터닝된 제1 예비 절연막 및 제2 예비 절연막으로 이루어지는 제1 예비 절연막 패턴(116)이 형성된다.
상기 리세스 형성용 패턴(112a)이 상기 하드 마스크 패턴(104)의 상부면보다 낮게 위치하므로, 상기 연마 공정을 수행하고 난 후 표면에는 상기 리세스 형성용 패턴(112a)이 노출되지 않는다. 그러므로, 상기 제1 예비 절연막 패턴(116) 내부에 상기 제1 예비 절연막 패턴(116)과 다른 식각 선택비를 갖는 물질로 이루어진 리세스 형성용 패턴(112a)이 형성되어 있다. 상기 제1 예비 절연막 패턴(116) 및 리세스 형성용 패턴(112a)을 통칭하여 예비 소자 분리막 구조물(120)이라 한다.
도 6을 참조하면, 상기 하드 마스크 패턴(104) 및 제1 버퍼 산화막 패턴(102)을 제거함으로서 기판 표면이 노출되는 개구부(124)를 형성한다. 이 때, 상기 리세스 형성용 패턴(112a)은 상기 제1 예비 절연막 패턴(116)의 내부에 위치한다. 그러므로, 상기 하드 마스크 패턴(104)을 제거하더라도 상기 리세스 형성용 패턴(112a)은 전혀 제거되지 않는다.
상기 개구부(124) 내부에는 후속 공정을 통해 제1 유전막 패턴 및 제1 도전막 패턴이 형성된다. 상기 개구부(124) 내부에 보이드없이 제1 유전막 패턴 및 제1 도전막 패턴으로 형성하기 위한 박막을 형성하기 위해서, 상기 개구부(124)는 상부폭에 비해 하부폭이 좁은 형태를 갖는 것이 바람직하다. 상기와 같은 형태의 개구부(124)를 형성하기 위해서는 상기 제1 예비 절연막 패턴(116)의 측벽도 일부 식각되어야 한다.
상기 상부폭에 비해 하부폭이 좁은 형태를 갖는 개구부를 형성하기 위한 방법의 일 예를 좀 더 구체적으로 설명한다.
우선, 상기 제1 예비 절연막 패턴(116)과 상기 하드 마스크 패턴(104)의 식각 선택비가 1 : 2 내지 5 정도인 식각 조건으로 상기 하드 마스크 패턴(104)의 상부를 부분적으로 제거함으로서 제1 개구(124a)를 형성한다. 상기 공정을 수행하면, 상기 하드 마스크 패턴(104)의 상부가 제거되면서 상기 제1 예비 절연막 패턴(116)의 측벽이 노출되고, 상기 제1 예비 절연막 패턴(116)의 노출된 측벽은 식각 선택비에 따라 일부 제거된다. 따라서, 상기 제1 개구(124a)의 폭은 상기 하드 마스크 패턴(104)의 선폭에 비해 더 넓게 형성된다.
다음에, 상기 제1 예비 절연막 패턴(116)과 상기 하드 마스크 패턴(104)의 식각 선택비가 1 : 5 이상인 식각 조건으로 상기 남아있는 하드 마스크 패턴(104)을 제거함으로서 상기 제1 개구(124a)와 연통하는 제2 개구(124b)를 형성한다. 상기와 같이 제1 예비 절연막 패턴(116)과 하드 마스크 패턴(104)의 식각 선택비가 높은 경우, 상기 식각 공정에 의해서 상기 제1 예비 절연막 패턴(116)이 거의 식각되지 않는다. 이 때, 상기 제1 및 제2 개구(124a, 124b)는 거의 유사한 폭을 갖게된다.
그 다음에, 상기 하드 마스크 패턴(104) 하부에 노출되어 있는 제1 버퍼 산화막 패턴(102)을 식각함으로서 기판을 노출하는 제3 개구(124c)를 형성한다. 상기 식각 공정 시에 기판(100)의 손상을 최소화하기 위해서, 상기 제1 버퍼 산화막 패턴(102)은 습식 식각 공정으로 제거하는 것이 바람직하다.
상기 제1 버퍼 산화막 패턴(102)을 제거하면, 상기 노출된 제1 예비 절연막 패턴(116)의 측벽도 일부 제거된다. 그런데, 상기 제1 버퍼 산화막 패턴(102)은 열산화 공정에 의해 형성되었고 상기 제1 예비 절연막 패턴(116)은 화학 증착 공정에 의해 형성되었으므로, 동일한 습식 식각 공정을 수행하는 경우 막질이 치밀한 상기 제1 버퍼 산화막 패턴(102)의 식각율이 더 낮다. 때문에, 상기 제3 개구(124c) 부위의 측벽 경사가 상기 제1 및 제2 개구(124a, 124b)부위의 측벽 경사에 비해 낮게 형성된다. 이로 인해, 상기 제3 개구(124c) 부위는 상기 제1 및 제2 개구(124a, 124b) 부위에 비해 좁은 폭을 갖게된다.
도 7을 참조하면, 상기 개구부(124a) 저면에 노출되어 있는 기판(100) 상에 제1 유전막 패턴(126)을 형성한다. 상기 제1 유전막 패턴(126)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 제1 유전막 패턴(126)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등을 들 수 있다.
상기 제1 유전막 패턴(126) 상에 상기 개구부(124)를 충분하게 매립하는 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘 물질을 증착시켜 형성할 수 있다. 구체적으로, LP-CVD 공정을 통해 폴리실리콘 물질을 증착할 수 있으며, 통상의 도핑 방법, 예를 들면, 불순물 확산, 이온 주입 또는 인시튜 도핑을 통해 불순물을 도핑할 수 있다.
다음에, 상기 제1 예비 절연막 패턴(122)의 상부면이 노출되도록 상기 제1 도전막을 연마함으로서 상기 개구부(124) 내부에 제1 도전막 패턴(128)을 형성한다. 상기 제1 도전막 패턴(128)은 후속 공정을 통해 전하를 저장하는 플로팅 게이트 전극으로 전환된다.
상기 공정을 수행하여 제1 도전막 패턴(128)을 형성하면, 상기 개구부(124)에서 제3 개구(124c)에 위치하는 제1 도전막 패턴(128)의 하부 선폭은 상기 제1 도전막 패턴(128)의 상부의 선폭에 비해 작게된다. 따라서, 도시된 것과 같이 상기 제1 도전막 패턴(128)의 하부는 언더컷된 형상을 갖는다.
다음에, 도시하지는 않았으나, 리세스되지 않은 소자 분리막이 형성될 부위를 마스킹하는 포토레지스트 패턴을 형성한다. 통상적으로, 리세스된 소자 분리막은 셀 영역에 한하여 형성되므로, 상기 포토레지스트 패턴은 상기 셀 영역을 선택적으로 오픈하고 그 외의 페리 영역은 마스킹한다.
도 8을 참조하면, 상기 제1 예비 절연막 패턴(122)의 일부를 식각하여 상기 리세스 형성용 패턴(112a)의 표면을 노출시키는 제2 예비 절연막 패턴(130)을 형성한다.
이 때, 상기 제2 예비 절연막 패턴(130)의 상부면이 상기 제1 도전막 패턴(128)의 저면보다 낮아지게 되면, 상기 제2 예비 절연막 패턴(130)의 상부면과 제1 유전막 패턴(126)이 지나치게 가까워져 후속의 식각 공정 시에 제1 유전막 패턴(126)이 노출될 수 있다. 따라서, 상기 제2 예비 절연막 패턴(130)의 상부면은 적어도 상기 제1 도전막 패턴(128)의 저면보다는 높게 위치하여야 한다. 이 전의 공정에서 상기 리세스 형성용 패턴(112a)의 상부면을 하드 마스크 패턴의 저면보다 높게 형성하였으므로, 상기 제2 예비 절연막 패턴(130)의 상부면이 상기 제1 도전막 패턴(128)의 저면보다 낮게 되도록 하면서 상기 리세스 형성용 패턴(112a)을 노출시킬 수 있다.
상기 제2 예비 절연막 패턴(130)의 상부면과 제1 유전막 패턴(126)간의 마진(margin)확보를 위해서는, 상기 제2 예비 절연막 패턴(130)의 상부면과 상기 리세스 형성용 패턴(112a)의 상부면이 동일한 평면 상에 위치하는 것이 더욱 바람직하다.
상기 제1 예비 절연막 패턴(122)을 플라즈마를 사용한 건식 식각을 수행하여 제거하면, 인접하는 상기 제1 유전막 패턴(126)에 플라즈마에 의해 데미지가 발생될 수 있다. 때문에, 상기 제1 예비 절연막 패턴(122)을 식각은 습식 식각 공정에 의해 이루어지는 것이 더 바람직하다.
도 9를 참조하면, 상기 노출된 리세스 형성용 패턴(112a)의 적어도 일부분을 선택적으로 식각함으로서 중심부에 예비 리세스부(131)를 갖는 제3 예비 절연막 패턴(130)을 형성한다. 상기 제1 유전막 패턴(126)에 플라즈마에 의한 데미지가 발생 되는 것을 방지하기 위하여, 상기 리세스 형성용 패턴(112a)을 습식 식각 공정에 의해 식각하는 것이 더욱 바람직하다.
상기 식각 공정 시에, 리세스 형성용 패턴(112a)을 완전히 제거할 필요는 없다. 특히, 상기 리세스 형성용 패턴(112a)을 완전히 제거하였을 때 상기 리세스 형성용 패턴(112a)이 제거된 자리에 생성되는 예비 리세스부(131)의 깊이가 지나치게 깊어지는 경우에는, 도시된 것과 같이 일부 리세스 형성용 패턴(112b)이 잔류하도록 공정 조건을 조절할 수도 있다.
도 10을 참조하면, 상기 제1 유전막 패턴(126)의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴(128)의 측벽이 노출되도록 상기 제3 예비 절연막 패턴(130)을 부분적으로 식각함으로서 중심 부위에 리세스부를 갖는 소자 분리막 구조물(132)을 완성한다. 상기 제3 예비 절연막 패턴(130)을 플라즈마를 사용하는 건식 식각 공정에 의해 식각하면, 상기 제1 유전막 패턴(126)에 플라즈마 데미지가 발생될 수 있다. 그러므로, 상기 제3 예비 절연막 패턴(130)을 식각하는 공정은 습식 식각 공정을 적용하는 것이 바람직하다.
구체적으로, 상기 제3 예비 절연막 패턴(130)의 상부면 가장자리가 식각되면서 상기 제1 도전막 패턴(128)의 측벽이 노출된다. 상기와 같이, 제1 도전막 패턴(128)의 측면을 노출시킴으로써, 상기 제1 도전막 패턴(128)의 표면에 형성되는 제 2 유전막(136)의 유효 면적을 확장시켜 커플링 비율을 향상시킬 수 있다. 때문에, 상기 제1 도전막 패턴(128)의 측벽이 최대한으로 노출되도록 상기 제3 예비 절연막 패턴(130)을 식각하는 것이 바람직하다. 그러나, 상기 제1 도전막 패턴(128) 하부의 언더컷된 부위에는 제2 유전막(136)을 증착시키기가 어렵기 때문에, 상기 제1 도전막 패턴(128)의 언더컷된 부위까지 노출되도록 상기 식각 공정을 조절하는 것이 바람직하다.
한편, 상기 식각 공정에 의해 제3 예비 절연막 패턴(130)의 상부면 중심의 예비 리세스부(131) 부위가 더 확장되면서 상기 예비 리세스부(131)보다 큰 폭의 리세스부(134)가 생성된다. 상기 리세스부(134)의 저면은 굴곡된 형상을 갖는다.
또한, 상기 리세스부(134)의 저면이 상기 액티브 영역의 기판(100) 표면보다 낮게 위치하도록 상기 제3 예비 절연막 패턴(130)의 식각 두께를 조절하는 것이 바람직하다. 상기와 같이, 소자 분리막 구조물(132)의 상부 중심에 리세스부(134)를 형성함으로서, 상기 제1 도전막 패턴(128)들 사이에 이격되어 있는 유효 거리가 증가된다. 때문에, 상기 제1 도전막 패턴(128)들에 의한 기생 커패시턴스를 감소시킬 수 있으며, 이로 인해 커플링 비율을 더욱 증가시킬 수 있다.
도 11을 참조하면, 상기 제1 도전막 패턴(128) 및 상기 소자 분리막 구조물(132) 상에 제2 유전막(136)을 형성한다. 상기 제2 유전막(136)은 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막 또는 고유전율 물질로 이루어진 고유전율 물질막을 증착시켜 형성할 수 있다.
상기 제2 유전막(136) 상에 제2 도전막(138)을 형성한다. 상기 제2 도전막(138)은 불순물이 도핑된 폴리실리콘(doped polysilicon) 또는 금속 실리사이드를 증착시켜 형성할 수 있다. 사용할 수 있는 금속 실리사이드의 예로서는 텅 스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 탄탈륨 실리사이드(TaSiX) 등을 들 수 있다.
도시되지는 않았지만, 상기 제2 도전막(138)을 패터닝함으로서 콘트롤 게이트 전극으로 제공되는 제2 도전막 패턴을 형성한다. 다음에, 상기 제2 유전막(136) 및 제1 도전막 패턴(128)을 순차적으로 패터닝한다. 상기 패터닝 공정에 의해, 제1 도전막 패턴(128)은 고립된 형태의 플로팅 게이트 전극으로 전환된다.
실시예 2
도 12 내지 도 17은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 12를 참조하면, 반도체 기판(200) 상에 제1 유전막(도시안됨)을 형성한다. 상기 제1 유전막으로는 기판(200)을 열산화시켜 형성된 실리콘 산화막이 사용될 수 있다. 상기 제1 유전막의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등을 들 수 있다.
상기 제1 유전막 상에 플로팅 게이트 전극으로 제공되기 위한 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘 물질을 증착시켜 형성할 수 있다. 구체적으로, LP-CVD 공정을 통해 폴리실리콘 물질을 증착할 수 있으며, 통상의 도핑 방법, 예를 들면, 불순물 확산, 이온 주입 또는 인시튜 도핑을 통해 불순물을 도핑할 수 있다.
상기 제1 도전막 상에 실리콘 질화물로 이루어지는 하드 마스크막을 형성하고, 상기 하드 마스크막을 사진 및 식각 공정을 통해 패터닝함으로서 하드 마스크 패턴(206)을 형성한다. 상기 하드 마스크 패턴(206)을 식각 마스크로 사용하여 상기 제1 도전막 및 상기 제1 유전막을 식각함으로서, 제1 유전막 패턴(202) 및 제1 도전막 패턴(204)을 형성한다.
다음에, 상기 하드 마스크 패턴(206) 사이에 노출되어 있는 기판(100)을 부분적으로 식각함으로서, 제1 유전막 패턴(202) 및 제1 도전막 패턴(204)에 의해 셀프 얼라인되는 소자 분리용 트렌치(208)를 형성한다. 상기 소자 분리용 트렌치(208)는 제1 유전막 패턴(202), 제1 도전막 패턴(204) 및 하드 마스크 패턴(206) 사이의 갭 부분 및 기판(100)이 식각된 부분을 포함한다.
도 13을 참조하면, 우선, 상기 실시예 1의 도 1 내지 도 2를 참조하여 설명한 것과 동일한 공정을 수행한다. 간단하게 설명하면, 상기 소자 분리용 트렌치(208) 내벽에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 상기 트렌치 내부를 부분적으로 채우는 제1 예비 절연막(도시안됨)을 형성한다. 상기 제1 예비 절연막에 의해 상기 소자 분리용 트렌치(208) 내에 생성되는 갭 부위를 완전히 채우도록 리세스 형성용 막을 형성한다.
다음에, 상기 리세스 형성용 막을 부분적으로 제거함으로서 상기 갭 부위의 저면에 리세스 형성용 패턴(210)을 형성한다.
상기 리세스 형성용 패턴(210)의 상부면이 상기 제1 도전막 패턴(204)의 저면보다 낮게 위치하는 경우에는 후속 공정을 통해 원하는 형태의 리세스부를 형성 할 수 없다. 상기 리세스 형성용 패턴(210)의 상부면은 상기 제1 도전막 패턴(204)의 1/4 높이보다 높게 위치하는 것이 더욱 바람직하다.
또한, 본 실시예에서는, 후속의 화학 기계적 연마 공정을 통해 상기 하드 마스크 패턴(206)을 노출시킬 때 상기 리세스 형성용 패턴(210)이 외부에 노출되지 않도록 하기 위해, 상기 리세스 형성용 패턴(210)의 상부면을 상기 하드 마스크 패턴(206)의 상부면보다 낮게 형성한다. 상기 화학 기계적 연마 공정 시에 상기 하드 마스크 패턴의 상부면이 일부 소모될 수 있으므로, 이를 고려하여 리세스 형성용 패턴(210)의 상부면은 상기 하드 마스크 패턴(206)의 3/4 높이보다 낮게 위치하는 것이 더욱 바람직하다. 상기와 같이 리세스 형성용 패턴(210)을 형성하는 경우, 반도체 장치의 특정 영역에서는 리세스되지 않은 소자 분리막을 형성할 수 있다.
다음에, 상기 제1 예비 절연막(도시안됨) 및 리세스 형성용 패턴(210) 상에 상기 트렌치를 완전히 매립하는 제2 예비 절연막(도시안됨)을 형성한다. 상기 하드 마스크 패턴(206)의 상부면이 노출되도록 상기 제2 예비 절연막 및 제1 예비 절연막을 화학 기계적 연마 공정을 수행함으로서, 상기 소자 분리용 트렌치(208) 내부에 잔류하는 제1 예비 절연막 및 제2 예비 절연막으로 구성된 제1 예비 절연막 패턴(212)을 형성한다. 또한, 상기 제1 예비 절연막 패턴(212) 내부에는 상기 제1 예비 절연막 패턴(212)과 다른 식각 선택비를 갖는 물질로 이루어진 리세스 형성용 패턴(210)이 형성되어 있다. 상기 제1 예비 절연막 패턴(212) 및 리세스 형성용 패턴(210)을 통칭하여 예비 소자 분리막 구조물(213)이라 한다.
도 14를 참조하면, 상기 제1 도전막 패턴(204) 상에 형성되어 있는 하드 마 스크 패턴(206)을 선택적으로 제거한다. 상기 리세스 형성용 패턴(210)은 상기 제1 예비 절연막 패턴(212) 내부에 형성되어 있으므로, 상기 하드 마스크 패턴(206)의 식각 공정 시에 전혀 제거되지 않는다.
다음에, 도시하지는 않았으나, 리세스되지 않은 소자 분리막이 형성될 부위를 마스킹하는 포토레지스트 패턴을 형성한다. 통상적으로, 리세스된 소자 분리막은 셀 영역에 한하여 형성되므로, 상기 포토레지스트 패턴은 상기 셀 영역을 선택적으로 오픈하고 그 외의 영역은 마스킹한다.
도 15를 참조하면, 상기 실시예 2의 도 8 내지 도 9를 참조하여 설명한 것과 동일한 공정을 수행한다. 간단히 설명하면, 우선 상기 제1 예비 절연막 패턴(212)의 일부를 식각하여 상기 리세스 형성용 패턴(210)의 표면을 노출시키는 제2 예비 절연막 패턴(214)을 형성한다. 상기 노출된 리세스 형성용 패턴(210)의 적어도 일부분을 선택적으로 식각함으로서 상기 제2 예비 절연막 패턴(214)의 중심부에 예비 리세스부(215)를 갖는 제3 예비 절연막 패턴(214)을 형성한다.
도 16을 참조하면, 상기 제1 유전막 패턴(202)의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴(204)의 측벽이 노출되도록 상기 제3 예비 절연막 패턴(214)을 부분적으로 식각하여 상부 중심에 리세스부(218)를 형성함으로서 소자 분리막 구조물(216)을 완성한다.
상기와 같이, 상기 소자 분리막 구조물(216)의 상부 중심에 리세스부(218)를 형성함으로서, 상기 제1 도전막 패턴(204)들 사이에 이격되어 있는 유효 거리가 증가된다. 때문에, 상기 제1 도전막 패턴(204)들에 의한 기생 커패시턴스를 감소시킬 수 있으며, 이로 인해 커플링 비율을 더욱 증가시킬 수 있다.
도 17을 참조하면, 상기 제1 도전막 패턴(204) 및 상기 소자 분리막 구조물(216) 상에 제2 유전막(220)을 형성한다. 상기 제2유전막(220) 상에 제2 도전막(222)을 형성한다. 상기 제2 도전막(222)은 불순물이 도핑된 폴리실리콘(doped polysilicon) 또는 금속 실리사이드를 증착시켜 형성할 수 있다. 제2 도전막(222)은 상기 소자 분리막 구조물의 리세스부 내에도 형성된다. 그런데, 상기 리세스부는 저면이 굴곡을 가지므로, 상기 리세스부 내에 상기 제2 도전막(222)을 용이하게 증착시킬 수 있다.
도시되지는 않았지만, 상기 제2 도전막(222)을 패터닝함으로서 콘트롤 게이트 전극으로 제공되는 제2 도전막 패턴을 형성한다. 다음에, 상기 제2 유전막(220), 제1 도전막 패턴(204)을 순차적으로 패터닝한다. 상기 패터닝 공정에 의해, 제1 도전막 패턴(204)은 고립된 플로팅 게이트 전극으로 전환된다.
상술한 바와 같이 본 발명에 의하면, 상부면 중심에 리세스를 갖는 소자 분리막 구조물을 형성함으로서 불휘발성 메모리 장치의 플로팅 게이트 전극 상에 형성되는 제2 유전막의 증착 면적을 증가시킬 수 있다. 상기 제2 유전막의 증착 면적이 증가됨에 따라 불휘발성 메모리 장치의 커플링 비율을 향상시킬 수 있다. 또한, 상기한 구조의 소자 분리막 구조물을 형성할 시에 플라즈마에 의한 제1 유전막의 손상을 방지할 수 있다. 이로 인해, 반도체 장치의 신뢰성을 높힐 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판에, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 위치하고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 갖는 예비 절연막 구조물을 형성하는 단계;
    상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성하는 단계;
    상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성하는 단계; 및 상기 제3 예비 절연막 패턴을 부분적으로 식각함으로서 상부면 중심에 상기 예비 리세스보다 큰 폭의 리세스부를 갖는 절연막 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 예비 절연막 구조물을 형성하는 단계는,
    기판에, 예비 절연막 구조물의 형성 부위를 정의하는 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 및 저면에 제1 예비 절연막을 형성하는 단계;
    상기 제1 예비 절연막에 의해 생성되는 갭의 저면 상에 상기 제1 예비 절연막과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 형성하는 단계;
    상기 트렌치를 완전히 매립하는 제2 예비 절연막을 형성하는 단계; 및
    상기 제2 예비 절연막 및 제1 예비 절연막을 연마함으로서 상기 트렌치 내부에 제1 예비 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제3 예비 절연막 패턴을 식각하는 공정은 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 기판 표면으로부터 돌출되고, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 위치하고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴으로 구성되는 예비 소자 분리막 구조물을 형성하는 단계;
    상기 예비 소자 분리막 구조물 사이에 개재되어 있는 패턴 및 상기 예비 소자 분리막 구조물의 일부분을 제거함으로서, 액티브 영역이 노출되는 개구부를 형성하는 단계;
    상기 개구부 저면에 제1 유전막 패턴을 형성하는 단계;
    상기 개구부 내부를 채우는 제1 도전막 패턴을 형성하는 단계;
    상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성하는 단계;
    상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각함으로서 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성하는 단계; 및
    상기 제1 유전막 패턴의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴의 측벽이 노출되도록 상기 제3 예비 절연막 패턴을 부분적으로 식각하여, 중심에 리세스부를 갖는 소자 분리막 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 예비 절연막 패턴은 실리콘 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 리세스 형성용 패턴은 실리콘 질화물, 보론 질화물, 또는 실리콘 게르마늄을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 예비 소자 분리막 구조물을 형성하는 단계는,
    기판 상에 예비 소자 분리막 구조물 형성 영역을 노출하는 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 사용하여 상기 기판을 식각함으로서 소자 분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치의 측벽, 저면 및 상기 하드 마스크 상에 제1 예비 절연막을 형성하는 단계;
    상기 제1 예비 절연막에 의해 상기 트렌치 내에 생성되는 갭의 하부에 상기 제1 예 비 절연막과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 형성하는 단계;
    상기 트렌치를 완전히 매립하는 제2 예비 절연막을 형성하는 단계; 및
    상기 하드 마스크 상부 표면이 노출되도록 제2 예비 절연막 및 제1 예비 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 리세스 형성용 패턴을 형성하는 단계는,
    상기 제1 예비 절연막에 의해 생성되는 갭을 완전히 채우도록 리세스 형성용 막을 증착하는 단계; 및
    상기 리세스 형성용 막을 부분적으로 제거함으로서 상기 갭 내부에 리세스 형성용 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 예비 리세스 형성용 막을 부분적으로 제거하는 단계는 습식 식각 공정 또는 건식 식각 공정에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 리세스 형성용 패턴은 그 상부면이 상기 하드 마스크 패턴의 상부면보다는 낮고 상기 하드 마스크 패턴의 저면보다는 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제4항에 있어서, 상기 제2 절연막 패턴은 그 상부면이 상기 하드 마스크 패턴의 저면보다는 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제4항에 있어서, 상기 개구부는 상부에 비해 하부의 폭이 좁은 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제4항에 있어서, 상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각하는 공정은 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제4항에 있어서, 상기 제3 예비 절연막 패턴을 부분적으로 식각하는 공정은 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제4항에 있어서, 상기 소자 분리막 구조물을 형성한 이 후에,
    상기 노출된 제1 도전막 패턴의 표면 및 소자 분리막 구조물의 표면 상에 제2 유전막을 형성하는 단계; 및
    상기 제2 유전막 상에 제2 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 기판 상에 제1 유전막 패턴, 제1 도전막 패턴 및 하드 마스크가 적층된 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물 사이의 기판을 식각함으로서 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내에, 제1 예비 절연막 패턴 및 상기 제1 예비 절연막 패턴 내부에 형성되고 상기 제1 예비 절연막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지는 리세스 형성용 패턴으로 이루어지는 예비 소자 분리막 구조물을 형성하는 단계;
    상기 제1 예비 절연막 패턴의 일부를 식각하여 상기 리세스 형성용 패턴의 표면을 노출시키는 제2 예비 절연막 패턴을 형성하는 단계;
    상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각하여 상기 제2 예비 절연막 패턴의 중심부에 예비 리세스부를 갖는 제3 예비 절연막 패턴을 형성하는 단계; 및
    상기 제1 유전막 패턴의 양측벽에 절연막이 남아있도록 하면서 상기 제1 도전막 패턴의 측벽이 노출되도록 상기 제3 예비 절연막 패턴을 부분적으로 식각하여, 중심에 리세스부를 갖는 소자 분리막 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 예비 절연막 패턴은 실리콘 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 리세스 형성용 패턴은 실리콘 질화물, 보론 질화물 또는 실리콘 게르마늄을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 예비 소자 분리막 구조물을 형성하는 단계는,
    상기 트렌치의 측벽, 저면 및 상기 하드 마스크 상에 제1 예비 절연막을 형성하는 단계;
    상기 제1 예비 절연막에 의해 상기 트렌치 내에 생성되는 갭의 하부에 상기 제1 예비 절연막과 다른 식각 선택비를 갖는 물질로 형성된 리세스 형성용 패턴을 형성하는 단계;
    상기 트렌치를 완전히 매립하는 제2 예비 절연막을 형성하는 단계; 및
    상기 하드 마스크 상부 표면이 노출되도록 제2 예비 절연막 및 제1 예비 절연막을 연마함으로서 제1 예비 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서, 상기 노출된 리세스 형성용 패턴의 적어도 일부분을 식각하는 공정은 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서, 상기 제3 예비 절연막 패턴을 부분적으로 식각하는 공정은 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항에 있어서, 상기 소자 분리막 구조물을 형성한 이 후에,
    상기 노출된 제1 도전막 패턴의 표면 및 소자 분리막 구조물의 표면 상에 제2유전막을 형성하는 단계; 및
    상기 제2 유전막 상에 제2 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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