KR100520196B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

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Abstract

본 발명에 따르면, 반도체 장치의 소자 분리막 형성방법은 실리콘 기판 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막을 소정 형상으로 패터닝하는 단계와, 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착하고 평탄화시켜 제1소자 분리막을 형성하는 단계와, 상기 제1소자 분리막의 일부를 선택적으로 제거하여 상기 트렌치에 하부소자 분리막을 형성하는 단계와, 상기 하부소자 분리막 상에 STI BLC 절연막과 제2소자 분리막을 순차적으로 형성하는 단계와, 상기 제2소자 분리막을 평탄화시켜 상부소자 분리막을 형성-상기 하부소자 분리막과 상부소자 분리막 사이에 STI BLC 절연막이 개재되어 있음-하는 단계를 포함한다.

Description

반도체 장치의 소자 분리막 형성방법{Method of forming a device separation layer in the semiconductor device}
본 발명은 샐로우 트렌치 분리(STI: shallow trench isolation)에 의해 반도체 장치의 소자 분리막을 형성하는 방법에 관한 것이고, 더 상세하게 STI 공정시 소자 분리막과 활성영역의 경계지역에서 디보트(divot)가 형성되는 것을 방지할 수 있는 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 제조공정은 증착 공정, 포토리소그래피 공정 및 식각 공정 등에 의해서 실리콘 기판 상에 전기적으로 구동가능한 구동소자를 형성하여 반도체 장치를 제조하는 공정이다. 최근 반도체 장치의 고집적화 및 대용량화 추세에 따라 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 이러한 패턴 미세화 추세는 기판 상의 구동소자를 분리시키는 소자 분리영역에도 적용된다. 이는 반도체 제조공정의 초기 단계에 해당하는 소자 분리영역 형성단계에서 소자 분리영역을 결정함으로써 활성영역의 크기 및 후공정 단계의 공정마진이 영향을 받기 때문이다.
한편, 구동소자를 분리시키는 소자 분리막은 기판을 선택적으로 국부산화하여 로코스(LOCOS: local oxidation of silicon) 산화막을 얻는 로코스 소자분리방법은 공정이 간단하므로 반도체 제조공정에 널리 사용된다. 그러나, 이러한 로코스 소자분리방법은 반도체 장치가 고집적화되는 추세하에서 소자분리영역의 폭도 상대적으로 감소함에 따라 로코스 산화막의 가장자리 부분에 형성되는 새부리 형상의 버즈빅(bird's beak)을 통한 펀치쓰루(punch-through)와 로코스 산화막의 두께감소로 인하여 그 한계점이 있다.
따라서, 점유면적을 상대적으로 작게 유지할 수 있는 기판에 얕은 트렌치를 형성한 후 상기 트렌치에 절연막을 형성하는 STI 공정이 제안되었다.
상기 STI 공정은, 도 1a 내지 도 1c를 참조하면, 실리콘 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 순차적으로 적층한 후, 포토레지스트 패턴(미도시)을 식각 마스크로 하여 실리콘 기판(11)에 소정 깊이의 트렌치(미도시)를 형성한다. 포토레지스트 패턴을 제거한 후, 기판(11)의 전면에 상기 트렌치가 매립될 수 있을 정도로 충분한 두께의 소자분리 산화막(15)을 적층한 후 패드 질화막(13)이 노출될 때까지 화학기계적 연마(CMP)를 수행한다. 그리고, 패드 질화막(13)과 패드 산화막(12)을 순차적으로 제거하여 실리콘 기판(11)의 트렌치에 소자 분리막(15a)을 형성한 후에 폴리 실리콘막을 증착하여 게이트 전극(17)을 형성한다. 미설명 도면번호 16은 게이트 산화막이다.
이때, 도 1b에 도시된 바와 같이, 패드 질화막(13)과 패드 산화막(12)을 습식식각에 의해서 제거하는 동안, 소자 분리막(15a)의 가장자리가 과도하게 식각되어 디보트(A)가 형성된다. 그리고, 도 1c에 도시된 바와 같이, 디보트(A)를 충진하고 있는 폴리 실리콘막의 일부는 마이크로 브릿지(micro bridge)를 유발시킨다.
즉, 디보트(A)는 소자 분리막(15a)을 둘러싸서 형성되고 이러한 디보트(A)에 게이트 전극(17)을 형성하기 위한 폴리 실리콘막이 증착됨으로써, 트랜지스터 특성에서 동작 전압 이하에서 이상 전류를 흐르게 하는 험프(hump) 현상이 유발되고, 서브문턱 누설전류가 증가하고, 또한 INWE(inverse narrow width effect)가 발생되어 반도체 장치의 특성을 악화시킨다.
본 발명은 상기된 바와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 소자 분리막과 액티브 영역의 경계면에 디보트가 형성되는 것을 방지할 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 장치의 소자 분리막 형성방법은 실리콘 기판 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막을 소정 형상으로 패터닝하는 단계와, 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착하고 평탄화시켜 제1소자 분리막을 형성하는 단계와, 상기 제1소자 분리막의 일부를 선택적으로 제거하여 상기 트렌치에 하부소자 분리막을 형성하는 단계와, 상기 하부소자 분리막 상에 STI BLC 절연막과 제2소자 분리막을 순차적으로 형성하는 단계와, 상기 제2소자 분리막을 평탄화시켜 상부소자 분리막을 형성-상기 하부소자 분리막과 상부소자 분리막 사이에 STI BLC 절연막이 개재되어 있음-하는 단계를 포함한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
먼저, 실리콘 기판(21) 상에 STI(sallow trench isolation) 소자 분리막 형성을 위한 식각 방지막을 형성한다. 상기 식각 방지막은, 도 2a에 도시된 바와 같이, 실리콘 기판(21)의 표면을 산화시켜 실리콘 기판(21)을 식각할 때 식각 베리어 역할을 수행하는 소정 두께의 제1산화막(22)과, 제1산화막(22)의 전면에 증착공정에 의해서 폴리 실리콘과 질화물질을 순차적으로 증착하여 형성된 폴리 실리콘막(23) 및 제1질화막(24)으로 이루어진다.
이때, 제1질화막(24)은 트렌치 식각을 위한 마스크로 사용될 뿐만 아니라 후속공정의 화학기계적 연마(CMP)시 CMP 스토퍼(stopper)로서 작용한다. 그리고, 제1산화막(22)은 제1질화막(24)의 증착시 기판(21)에 인가되는 스트레스를 완화시키기 위한 완충작용 뿐만 아니라 후속 공정에서 트렌치 식각을 위한 식각방지역할을 수행한다.
도 2b에 도시된 바와 같이, 제1질화막(24) 상에 소정 형상의 포토레지스트 패턴(미도시)을 형성한 후에, 상기 포토레지스트 패턴을 식각 마스크로 하는 이방성 건식식각에 의해서 실리콘 기판(21)이 노출될 때까지 제1질화막(24), 폴리 실리콘막(23) 및 제1산화막(22)의 일부를 순차적으로 제거한다.
도 2c를 참조하면, 상기 막들의 패턴, 특히 제1질화막(24)의 패턴을 식각 마스크로 하여 실리콘 기판(21)의 일부를 제거함으로써 소자분리영역(Field)과 활성영역(Active)을 정의하는 트렌치(T)를 형성한다. 그리고, 상기 포토레지스트 패턴은 세정공정에 의해서 제거된다. 한편, 본 발명에 따르면 실리콘 기판(21)의 일부는 상기 막들의 패턴을 식각 마스크로 하는 대신에 상술된 포토레지스트 패턴를 식각 마스크로 하는 식각 공정에 의해서 제거되어 트렌치(T)가 형성될 수 있다.
이때, 상술된 바와 같이 STI 소자분리 절연막 형성을 위한 실리콘 기판(21)의 식각시 트렌치(T)에 형성된 각진 식각계면을 둥글게 완화시켜 소자의 신뢰성을 증가시키기 위한 코너 라운딩(corner rounding) 공정의 일환으로, 그리고 후속 증착 공정을 통한 STI 갭필(gap-fill) 절연막과 반도체 기판과의 계면특성을 향상시켜 반도체 소자의 off 특성을 개선시키기 위해서 또는 실리콘 기판(21)의 일부를 제거한 후에 실리콘 기판(21)과 하기에 설명되는 소자 분리막 사이의 계면에 형성될 수 있는 모든 종류의 불순물을 제거하기 위하여 라이너 열산화 공정(liner oxidation) 또는 H2 어닐링 공정을 진행시킨다. 그 결과, 트렌치(T)를 통해서 노출된 실리콘 기판(21)이 소정 두께로 열산화되며, 이때, 실리콘 기판(21)의 열산화 두께는 약 100~200Å 정도이다.
부가적으로, 상술된 라이너 열산화 공정이외에 상기 코너 라운딩의 목적을 충분히 만족시키기 위한 부가적인 공정이 추가될 수 있으나, 본 발명의 내용을 명료하게 하기 위하여 생략한다.
도 2d를 참조하면, 트렌치(T)가 형성된 실리콘 기판(21)의 전면에 화학기상증착공정 등에 의해서 트렌치(T)가 매립될 수 있을 정도의 두께로 절연물질을 증착시킨 후 제1질화막(24)이 노출될 때까지 화학기계적 연마(CMP)와 같은 평탄화 공정을 수행하여 트렌치(T)를 매립하고 있는 제1소자 분리막(25)을 형성한다. 이때, 제1소자 분리막(25)은 LPCVD-Oxide, PECVD-Oxide, SOG, HDPCVD-Oxide, 도핑되지 않은 폴리 실리콘으로 이루어진 그룹에서 선택된 적어도 하나의 절연물질로 이루어진다.
도 2e를 참조하면, 제1질화막(24)과 폴리 실리콘막(23)을 식각 방지막으로 하는 식각공정에 의해서 제1소자 분리막(25)을 부분적으로 제거하여 하부소자 분리막(25a)을 잔존시킨다. 이때, 폴리 실리콘막(23)의 하부에 소정 깊이의 공간(H)을 형성하기 위하여, 제1질화막(24)과 폴리 실리콘막(23)을 식각 방지막으로 하는 이방성 식각공정에 의해서 제1소자 분리막(25)의 일부를 제거한 후에 잔류하는 제1소자 분리막(25)과 제1산화막(22)을 동시에 식각할 수 있도록 등방성 습식식각공정을 수행한다. 한편, 비록 도면에는 도시되어 있지 않지만, 상술된 식각공정에 의해서 실리콘 기판(21)의 적어도 일부가 노출되는 경우에 열산화막을 형성하는 열산화 공정을 수행할 수 있다.
이 후에 도 2f에 도시된 바와 같이, 제1소자 분리막(25)을 부분적으로 제거하여 하부소자 분리막(25a)이 형성된 실리콘 기판(21)의 전면에 증착공정에 의해서 소정 두께의 STI BLC(boardless contact) 절연막(26)과 제2소자 분리막(27)을 순차적으로 형성한다. 이때, STI BLC 절연막(26)은 LPCVD-질화물 이나 PECVD-질화물 등을 사용할 수 있다. 또한, 제2소자 분리막(27)은 제1소자 분리막(25)의 증착과정에서 높은 종횡비에 의해 제한될 수 있는 절연막도 사용될 수 있다. 즉, 스텝 커버리지 특성이 좋지 않은 LPCVD-Oxide, PECVE-Oxide, PSG, BSG, BPSG, O3-TEOS, SOG를 기존의 장비로 진행할 수 있는 잇점이 있다. 부가적으로, HDPCVD-Oxide도 증착될 수 있다.
도 2g에 도시된 바와 같이, 화학기계적 연마(CMP)에 의해 폴리 실리콘막(23)이 노출될 때까지 평탄화 공정을 실시한다. 이러한 평탄화 공정에 의해서 제1질화막(24)이 완전히 제거되므로, 실리콘 기판(21)의 전면에는 폴리 실리콘막(23) 뿐만 아니라 상부소자 분리막(27a)와 STI BLC 질화막(26a)이 노출된다.
그리고, 도 2h를 참조하면, 상부소자 분리막(27a)와 STI BLC 질화막(26a)을 식각 마스크로 하는 식각공정에 의해서 폴리 실리콘막(23)을 제거한다. 그리고, STI BLC 질화막(26a)은 이방성 식각공정에 의해서 선택적으로 제거하여 최종적으로 남게되는 소자 분리막의 단차를 완화시킨다.
결과적으로, 소자 분리막과 실리콘 기판(21)의 액티브 영역의 경계면에서 제1산화막(22)의 높이에 STI BLC 질화막(26a)의 높이가 추가되므로 후속 공정에서 디보트가 형성되는 것을 방지할 수 있다.
예를 들어, 도 3을 참조하면, 도 2h의 구조를 갖는 실리콘 기판(21)이 후속 공정의 웰 임플랜트(well implant) 공정과 MOS(metal oxide semiconductio) 소자의 게이트 절연막 형성공정을 진행하기 위한 전세정 공정이 완료되면, 산화물질로 이루어져 있는 소자 분리막과 제1산화막(22)이 세정되어 실리콘 기판(21)의 액티브 영역과 소자 분리막의 경계면에서 약간 위로 볼록 돌출하고 있는 혹은 전체적으로 보면 모자를 덮어쓴듯한 STI BLC 질화막(26a)이 존재하고 있어서 디보트가 형성되지 않는다.
도 2h를 다시 참조하면, 실리콘 기판(21) 상에 잔류하는 막을 전면적으로 산화시킴으로써, 후속 웰 임플랜트 공정시 임플랜트 채널링(implant channeling)을 방지하기 위한 스크린 산화막(screen oxide layer)로 이용하거나 혹은 상부의 제1질화막(24)이 완벽하게 제거되지 않아서 후속의 게이트 산화막 형성시 GOX Thining이 발생하는 것을 방지하거나 또는 Kooi effect로 잘 알려진 실 모양의 SiN[LOCOS(local oxidation of silicon) 공정에서 자주 발생하는 것과 같은 화이트 리본(white ribon)]을 효과적으로 제거한다.
한편, 상술된 평탄화 공정은 화학기계적 연마(CMP)를 포함한 모든 종류의 등방성 식각을 결합한 형태와 리버스 액티브 마스크(reverse active mask)와 식각공정을 통한 경우를 포함하여 실시된다.
또한, 최종적으로 형성된 실리콘 기판의 단차를 완화시키기 위하여, 상술된 제1질화막(24)과 폴리 실리콘막(23)을 선택적으로 식각하는 식각공정은 예를 들어 등방성 습식식각 공정만으로 진행되거나 또는 등방성 습식식각공정과 이방성 습식식각공정을 순차적으로 진행될 수 있다.
그리고, 제1질화막(24)과 폴리 실리콘막(23)에 대한 식각공정은 상부소자 분리막(27a)과의 선택적 식각율 차이를 이용한다. 즉, 제1질화막(24)을 식각하여 제거하는 경우에 상부소자 분리막(27a)과 폴리 실리콘막(23)이 식각 방지막으로 작용하고, 폴리 실리콘막(23)을 제거하는 경우에 상부소자 분리막(27a)과 STI BLC 절연막(26a)과 제1산화막(22)이 식각 방지막으로 작용한다.
본 발명에 따르면, 실리콘 기판의 트렌치에 STI BLC 절연막이 개재되어 있는 소자 분리막을 형성함으로써 STI 공정시 발생하는 STI 절연막과 액티브 영역의 경계지역에 디보트가 형성되는 것을 방지하여 반도체 소자의 오프 누설을 감소시키고 인버스 내로우 위드스 효과를 최소화시키고, 디보트의 깊이 차이에 기인하는 트랜지스터의 문턱전압의 변동폭을 최소화시키면서 동시에 단위소자의 면적을 극대화할 수 있다.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구범위에 기재된 본 발명의 사상 및 요지로부터 벗어나지 않도록 본 발명에 대한 수정 및 변경을 가할 수 있다는 것을 인식하여야 한다.
도 1a 내지 도 1c는 종래기술에 따른 소자 분리막의 형성과정을 나타낸 도면들이다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리막 형성방법을 나타낸 도면들이다.
도 3은 본 발명에 따라서 반도체 소자의 게이트 절연막 형성공정 전세정 공정이 완료된 개략적인 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
21 : 실리콘 기판
22 : 제1산화막
23 : 폴리 실리콘막
24 : 제1질화막
25a, 27a : 소자 분리막
26 : STI BLC 절연막

Claims (9)

  1. 실리콘 기판 상에 식각 방지막을 형성하는 단계와;
    상기 식각 방지막을 소정 형상으로 패터닝하는 단계와;
    상기 실리콘 기판에 트렌치를 형성하는 단계와;
    상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착하고 평탄화시켜 제1소자 분리막을 형성하는 단계와;
    상기 제1소자 분리막의 일부를 선택적으로 제거하여 상기 트렌치에 하부소자 분리막을 형성하는 단계와;
    상기 하부소자 분리막 상에 STI BLC 절연막과 제2소자 분리막을 순차적으로 형성하는 단계와; 그리고
    상기 제2소자 분리막을 평탄화시켜 상부소자 분리막을 형성-상기 하부소자 분리막과 상부소자 분리막 사이에 STI BLC 절연막이 개재되어 있음-하는 단계를 포함하는 반도체 장치의 소자 분리막 형성방법.
  2. 제1항에 있어서,
    상기 식각 방지막은 상기 실리콘 기판 상에 순차적으로 형성되어 있는 제1산화막과, 폴리 실리콘막과, 제1질화막으로 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  3. 제1항에 있어서,
    상기 제1소자 분리막은 상기 식각 방지막을 식각 마스크로 하는 이방성 건식식각공정과 등방성 습식식각공정에 의해서 선택적으로 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  4. 제3항에 있어서,
    상기 등방성 습식식각공정에 의해서 상기 식각 방지막의 일부가 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  5. 제1항에 있어서,
    상기 실리콘 기판에 트렌치를 형성한 후 제1소자 분리막을 형성하기 전에 열산화 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  6. 제1항에 있어서,
    상기 STI BLC 절연막을 증착하기 전에 열산화 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  7. 제1항에 있어서,
    상기 제1소자 분리막은 LPCVD-Oxide, PECVD-Oxide, SOG, HDPCVD-Oxide, 도핑되지 않은 폴리 실리콘으로 이루어진 그룹에서 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  8. 제1항에 있어서,
    상기 상부소자 분리막을 형성한 후에 상기 실리콘 기판의 액티브 영역이 형성될 지역에 잔류하는 STI BLC 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  9. 제1항에 있어서,
    상기 상부소자 분리막을 형성한 후에 상기 실리콘 기판 상에 잔류하는 식각 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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