KR100415518B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents

플래쉬 메모리 셀의 제조 방법 Download PDF

Info

Publication number
KR100415518B1
KR100415518B1 KR10-2000-0037004A KR20000037004A KR100415518B1 KR 100415518 B1 KR100415518 B1 KR 100415518B1 KR 20000037004 A KR20000037004 A KR 20000037004A KR 100415518 B1 KR100415518 B1 KR 100415518B1
Authority
KR
South Korea
Prior art keywords
oxide film
layer
floating gate
polysilicon layer
oxide
Prior art date
Application number
KR10-2000-0037004A
Other languages
English (en)
Other versions
KR20020002718A (ko
Inventor
박수영
조정일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0037004A priority Critical patent/KR100415518B1/ko
Priority to JP2001092659A priority patent/JP5093945B2/ja
Priority to US09/882,189 priority patent/US6465293B2/en
Priority to TW090114501A priority patent/TW488040B/zh
Publication of KR20020002718A publication Critical patent/KR20020002718A/ko
Application granted granted Critical
Publication of KR100415518B1 publication Critical patent/KR100415518B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판상에 산화막을 형성한 후 플로팅 게이트가 형성될 부분의 반도체 기판이 노출되도록 산화막을 패터닝하는 단계와, 전체 상부면에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성한 후 터널 산화막이 노출될 때까지 제 1 폴리실리콘층을 평탄화시켜 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 터널 산화막 및 산화막을 소정 두께 식각한 후 전체 상부면에 유전체막을 형성하는 단계와, 유전체막상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계와, 플로팅 게이트 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계로 이루어진다.

Description

플래쉬 메모리 셀의 제조 방법 {Method for manufacturing a flash memory cell}
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히, 플로팅 게이트의 단차로 인한 층덮힘 불량이 방지되도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 채널영역의 반도체 기판상에 적층된 플로팅 게이트 및 콘트롤 게이트와, 플로팅 게이트 양측부의 반도체 기판에 형성된 접합영역으로 이루어지며, 콘트롤 게이트 및 접합영역에 인가되는 바이어스 전압 조건에 따라 플로팅 게이트로 핫 전자(Hot Electron)가 주입(Injection)되거나 주입된 전자가 방전(Discharge)되므로써 프로그램되거나 소거되도록 구성된다.
그러면 상기와 같이 구성된 플래쉬 메모리 셀의 제조 방법을 도 1을 통해 설명하면 다음과 같다.
소자분리막(2)이 형성된 반도체 기판(1)상에 터널 산화막(3) 및 폴리실리콘층(4)을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(4)를 형성한다. 전체 상부면에 산화막, 질화막 및 산화막으로 이루어지는 유전체막(5)을 형성한 후 상기 유전체막(5)상에 폴리실리콘층(6)을 형성하고 상기 폴리실리콘층(6)상에 텅스텐 실리사이드층(WSix; 7)을 형성한다. 이후, 상기 텅스텐 실리사이드층(7), 폴리실리콘층(6) 및 유전체막(5)을 순차적으로 패터닝하여 폴리실리콘층(6)과 텅스텐 실리사이드층(7)으로 이루어진 콘트롤 게이트를 형성하고 노출된 상기 플로팅 게이트(4) 양측부의 반도체 기판(1)에 불순물 이온을 주입하여 접합영역(도시않됨)을 형성한다.
그런데 상기와 같은 종래의 방법을 이용하면 상기 플로팅 게이트(4)의 단차로 인해 상기 유전체막(5), 폴리실리콘층(6) 및 텅스텐 실리사이드층(7)의 층덮힘이 불량해진다.
이러한 층덮힘 불량은 반도체 소자의 고집적화에 따른 메모리 셀의 크기 감소에 의해 인접하는 플로팅 게이트(4)간의 거리가 미세화되기 때문에 더욱 심각하게 발생되며, 심한 경우 상기 폴리실리콘층(6) 및 텅스텐 실리사이드층(7)을 증착하는 과정에서 보이드(Voide; 8)가 발생되어 콘트롤 게이트의 자체저항(Rs)이 증가된다.
보이드(8)의 생성이 방지되도록 하기 위해서는 플로팅 게이트(4)를 이루는 폴리실리콘층의 두께를 얇게 하거나 플로팅 게이트(4)간의 거리를 증가시켜야 한다. 그러나 플로팅 게이트(4)의 두께 감소는 메모리 셀이 가지는 캐패시턴스(Capacitance)의 변화를 초래하며, 플로팅 게이트(4)간의 거리 감소는 디자인 룰(Design Rule)과 사진 공정의 임계값에 영향을 받기 때문에 어려운 실정이며, 따라서 새로운 공정기술의 개발이 요구된다.
따라서 본 발명은 다마신(Damascene) 공정을 이용하여 산화막 패턴의 사이에 플로팅 게이트가 형성되도록 한 후 산화막 패턴의 두께를 감소시켜 플로팅 게이트의 단차가 감소되도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 소자분리막
3 및 15: 터널 산화막 4 및 16a: 플로팅 게이트
5 및 17: 유전체막 6: 폴리실리콘층
7 및 19: 텅스텐 실리사이드층 8: 보이드
13: 산화막 14: 감광막 패턴
16: 제 1 폴리실리콘층 18: 제 2 폴리실리콘층
20: 하드 마스크
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 소자 분리막이 형성된 반도체 기판상에 산화막을 형성한 후 플로팅 게이트가 형성될 부분의 반도체 기판이 노출되도록 산화막을 패터닝하는 단계와, 전체 상부면에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성한 후 터널 산화막이 노출될 때까지 제 1 폴리실리콘층을 평탄화시켜 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 터널 산화막 및 산화막을 소정 두께 식각한 후 전체 상부면에 유전체막을 형성하는 단계와, 유전체막상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계와, 플로팅 게이트 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계로 이루어진다.
상기 산화막은 열산화막(HTO) 또는 고밀도 플라즈마 산화막이며, 상기 평탄화는 화학적 기계적 연마 또는 회전을 이용한 습식 식각 방식으로 실시된다. 또한, 상기 노출된 부분의 터널 산화막 및 산화막은 상기 플로팅 게이트 두께의 20% 이상 식각된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 소자 분리막(12)이 형성된 반도체 기판(11)상에 산화막(13)을 형성한 후 플로팅 게이트가 형성될 부분의 상기 산화막(13)이 노출되도록 감광막 패턴(14)을 형성한 상태의 단면도로서, 상기 산화막(13)은 열산화막(HTO) 또는 고밀도 플라즈마 산화막(HDP Oxide)으로 형성하며, 상기 산화막(13)대신 질화막 또는 실리콘 질화막(SiON)을 사용할 수 있다. 상기 산화막(13)은 500 내지 2000Å의 두께로 형성한다.
도 2b는 상기 감광막 패턴(14)을 마스크로 이용하여 상기 산화막(13)의 노출된 부분을 식각한 상태의 단면도로서, 상기 식각 공정은 -30 내지 0℃의 온도에서 상기 반도체 기판(11)과 2:1 이상의 식각 선택비를 갖는 식각 가스, 예를들어, 불소(Fluorine)에 산소(O2)가 혼합된 가스를 이용한 건식(Dry Etch) 방법으로 실시하되, 50% 이상의 과도 식각이 이루어지도록 가스의 혼합비를 조절한다.
도 2c는 전체 상부면에 터널 산화막(15)을 형성한 상태의 단면도이고, 도 2d는 상기 터널 산화막(15)상에 제 1 폴리실리콘층(16)을 형성한 상태의 단면도이다.
도 2e는 상기 터널 산화막(15)이 노출될 때까지 상기 제 1 폴리실리콘층(16)을 평탄화시키므로써 플로팅 게이트(16a)가 형성된 상태의 단면도로서, 상기 평탄화는 화학적 기계적 연마(Chemical Mechnical Polishing) 공정 또는 회전을 이용한 습식 식각(Spin Wet Etch) 공정으로 실시하며, 평탄화 후에는 저 식각율을 갖는 에치백(Etch Back)을 추가적으로 실시한다.
도 2f는 노출된 부분의 상기 터널 산화막(15) 및 산화막(13)을 소정 두께 식각한 다음 전체 상부면에 유전체막(17)을 형성한 상태의 단면도로서, 이때, 상기 플로팅 게이트(16a) 두께의 20% 이상의 상기 터널 산화막(15) 및 산화막(13)이 제거되도록 하며, 상기 유전체막(17)은 산화막, 질화막 및 산화막이 적층된 ONO 구조로 형성한다.
도 2g는 상기 유전체막(17)상에 제 2 폴리실리콘층(18), 텅스텐 실리사이드층(19) 및 하드 마스크(20)를 순차적으로 형성한 상태의 단면도이다.
이후, 상기 하드 마스크(20), 텅스텐 실리사이드층(19) 및 제 2 폴리실리콘층(18)을 순차적으로 패터닝하여 제 2 폴리실리콘층(18)과 텅스텐 실리사이드층(19)으로 이루어지는 콘트롤 게이트를 형성한 후 상기 플로팅 게이트(16a) 양측부의 노출된 반도체 기판(11)에 불순물 이온을 주입하여 접합영역(도시않됨)을 형성한다.
상술한 바와 같이 본 발명은 다마신(Damascene) 공정을 이용하여 산화막 패턴의 사이에 플로팅 게이트가 형성되도록 한 후 산화막 패턴의 두께를 감소시켜 플로팅 게이트의 단차가 감소되도록 한 다음 유전체막, 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한다. 따라서 플로팅 게이트의 단차 감소에 따라 유전체막, 폴리실리콘층 및 텅스텐 실리사이드층의 층덮힘이 양호해진다.
그러므로 본 발명을 이용하면 보이드의 생성이 방지되어 콘트롤 게이트의 자체저항 증가가 방지되고, 이에 따라 소자의 전기적 특성이 향상된다. 또한, 본 발명에 따르면 전체적인 표면의 단차가 감소되므로 후속 공정의 진행이 용이해지며 공정의 안정화를 이룰 수 있어 소자의 수율이 증대된다.

Claims (7)

  1. 소자 분리막이 형성된 반도체 기판을 제공하는 단계;
    상기 소자 분리막 및 상기 반도체 기판 상에 산화막을 형성하는 단계;
    플로팅 게이트가 형성될 부분의 상기 반도체 기판이 노출되도록 상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계;
    전체 상부면에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성하는 단계;
    상기 터널 산화막이 노출될 때까지 상기 제 1 폴리실리콘층을 평탄화하여 플로팅 게이트가 형성되도록 하는 단계;
    노출된 부분의 상기 터널 산화막 및 상기 산화막 패턴을 소정 두께 만큼 식각한 후 전체 상부면에 유전체막을 형성하는 단계;
    상기 유전체막 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계; 및
    상기 플로팅 게이트 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막은 열산화막(HTO) 및 고밀도 플라즈마 산화막중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 500 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 -30 내지 0℃의 온도에서 불소에 산소가 혼합된 가스를 이용한 건식 방법으로 식각되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  5. 제 1 항에 있어서,
    상기 평탄화는 화학적 기계적 연마 공정 및 회전을 이용한 습식 식각 공정중 어느 하나의 공정으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  6. 제 1 항에 있어서,
    상기 평탄화 공정후 에치백하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  7. 제 1 항에 있어서,
    상기 노출된 부분의 상기 터널 산화막 및 산화막은 상기 플로팅 게이트 두께의 적어도 20% 식각되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
KR10-2000-0037004A 2000-06-30 2000-06-30 플래쉬 메모리 셀의 제조 방법 KR100415518B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2000-0037004A KR100415518B1 (ko) 2000-06-30 2000-06-30 플래쉬 메모리 셀의 제조 방법
JP2001092659A JP5093945B2 (ja) 2000-06-30 2001-03-28 フラッシュメモリセルの製造方法
US09/882,189 US6465293B2 (en) 2000-06-30 2001-06-15 Method of manufacturing a flash memory cell
TW090114501A TW488040B (en) 2000-06-30 2001-06-15 Method of manufacturing a flash memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0037004A KR100415518B1 (ko) 2000-06-30 2000-06-30 플래쉬 메모리 셀의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020002718A KR20020002718A (ko) 2002-01-10
KR100415518B1 true KR100415518B1 (ko) 2004-01-31

Family

ID=19675267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0037004A KR100415518B1 (ko) 2000-06-30 2000-06-30 플래쉬 메모리 셀의 제조 방법

Country Status (4)

Country Link
US (1) US6465293B2 (ko)
JP (1) JP5093945B2 (ko)
KR (1) KR100415518B1 (ko)
TW (1) TW488040B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413840B1 (en) * 2001-03-28 2002-07-02 Macronix International Co., Ltd. Method of gettering layer for improving chemical-mechanical polishing process in flash memory production and semiconductor structure thereof
KR100436290B1 (ko) * 2002-07-18 2004-06-16 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100471575B1 (ko) * 2002-12-26 2005-03-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
KR100539275B1 (ko) * 2004-07-12 2005-12-27 삼성전자주식회사 반도체 장치의 제조 방법
KR100655283B1 (ko) 2004-10-13 2006-12-11 삼성전자주식회사 이이피롬 장치 및 그 제조 방법
KR100552588B1 (ko) * 2004-10-26 2006-02-15 삼성전자주식회사 반도체 장치의 제조 방법
KR100603930B1 (ko) * 2004-11-16 2006-07-24 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
KR100661186B1 (ko) * 2005-03-23 2006-12-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
KR100636031B1 (ko) * 2005-06-30 2006-10-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법.
KR100625142B1 (ko) * 2005-07-05 2006-09-15 삼성전자주식회사 반도체 장치의 제조 방법
KR100672722B1 (ko) 2005-12-29 2007-01-22 동부일렉트로닉스 주식회사 반도체 메모리 소자의 플로팅 게이트 형성방법
US7790560B2 (en) * 2007-03-12 2010-09-07 Board Of Regents Of The Nevada System Of Higher Education Construction of flash memory chips and circuits from ordered nanoparticles
JP5548997B2 (ja) * 2012-03-23 2014-07-16 独立行政法人産業技術総合研究所 微細周期構造を有する炭化ケイ素モールド及びその製造方法
CN106601593A (zh) * 2016-12-28 2017-04-26 武汉华星光电技术有限公司 降低多晶硅表面粗糙度的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004034A (ko) * 1995-06-20 1997-01-29 비휘발성 메모리 셀 및 그 제조방법
US5672892A (en) * 1995-06-07 1997-09-30 International Business Machines Corporation Process for making and programming a flash memory array
US5753525A (en) * 1995-12-19 1998-05-19 International Business Machines Corporation Method of making EEPROM cell with improved coupling ratio
KR20000004244A (ko) * 1998-06-30 2000-01-25 김영환 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
US6057193A (en) * 1998-04-16 2000-05-02 Advanced Micro Devices, Inc. Elimination of poly cap for easy poly1 contact for NAND product
KR20000076924A (ko) * 1999-03-23 2000-12-26 가네꼬 히사시 반도체 기억장치 및 그 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077631A (ja) * 1998-08-27 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672892A (en) * 1995-06-07 1997-09-30 International Business Machines Corporation Process for making and programming a flash memory array
KR970004034A (ko) * 1995-06-20 1997-01-29 비휘발성 메모리 셀 및 그 제조방법
US5753525A (en) * 1995-12-19 1998-05-19 International Business Machines Corporation Method of making EEPROM cell with improved coupling ratio
US6057193A (en) * 1998-04-16 2000-05-02 Advanced Micro Devices, Inc. Elimination of poly cap for easy poly1 contact for NAND product
KR20000004244A (ko) * 1998-06-30 2000-01-25 김영환 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR20000076924A (ko) * 1999-03-23 2000-12-26 가네꼬 히사시 반도체 기억장치 및 그 제조방법

Also Published As

Publication number Publication date
US20020001898A1 (en) 2002-01-03
TW488040B (en) 2002-05-21
KR20020002718A (ko) 2002-01-10
JP5093945B2 (ja) 2012-12-12
JP2002033406A (ja) 2002-01-31
US6465293B2 (en) 2002-10-15

Similar Documents

Publication Publication Date Title
US7763928B2 (en) Multi-time programmable memory
US7301196B2 (en) Nonvolatile memories and methods of fabrication
KR100554516B1 (ko) 반도체 장치의 제조 방법
KR100415518B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR100729911B1 (ko) 반도체 소자의 제조방법
KR20020073960A (ko) 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
KR20030082824A (ko) 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성메모리 장치의 제조방법
KR19980053143A (ko) 반도체 메모리 소자 및 그 제조방법
JP2005530357A (ja) 導電スペーサで拡張されたフローティングゲート
JP4015369B2 (ja) 望ましいゲートプロファイルを有する半導体装置及びその製造方法
US6110779A (en) Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride
US6236081B1 (en) AND-type non-volatile semiconductor memory device and method of manufacturing thereof
US6791136B1 (en) Memory device structure and method of fabricating the same
US8183106B2 (en) Apparatus and associated method for making a floating gate memory device with buried diffusion dielectric structures and increased gate coupling ratio
TWI700819B (zh) 非揮發性記憶體及其製造方法
KR20010029935A (ko) 매립 플래쉬 메모리에 응용되는 ｎｍｏｓ 다결정 실리콘의신규한 주입 방법
EP0966036A2 (en) Method for fabricating a semiconductor device having different gate oxide layers
KR100529649B1 (ko) 비휘발성 반도체 메모리 소자의 제조 방법
KR100456579B1 (ko) 마스크 롬 장치 및 그 제조 방법
KR20050031299A (ko) 플래시 메모리의 컨트롤 게이트 제조방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100447218B1 (ko) 플래쉬메모리소자의구조및그제조방법
KR100654558B1 (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
KR100632641B1 (ko) 플래시 메모리 셀 제조 방법
KR100927779B1 (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee