KR100632641B1 - 플래시 메모리 셀 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 소자의 고집적화되고 플로팅 게이트의 배선 폭이 줄어들면서 유효 채널 길이(Effective Channel Length)를 확보하는 어려움을 극복하기 위하여 플로팅 게이트 측벽에 스페이서 절연막을 형성하므로써 소오스/드레인을 형성시 채널 영역으로의 소오스 및 드레인 확산을 방지하여 유효 채널 길이를 충분히 확보할 수 있고, 또한 소거 게이트(Erase Gate)를 이용하여 셀을 소거시키는 과정에서 콘트롤 게이트와 소거 게이트의 절연을 위한 콘트롤 게이트 스페이서 절연막의 형성 두께에 따라 플로팅 게이트와 소거 게이트의 접촉면적이 달라져 셀마다의 전기적인 소거 특성이 상이한 것을 방지하기 위하여, 콘트롤 게이트 스페이서 절연막을 형성한 후 이를 이용하여 소거 게이트와 접촉할 부위의 플로팅 게이트용 폴리실리콘층을 패터닝해서 플로팅 게이트를 형성하고, 노출된 플로팅 게이트의 측벽을 소거 게이트의 접촉면으로 이용하므로써 콘트롤 게이트 스페이서 절연막의 두께에 상관없이 일정하게 소거 게이트와의 접촉면적을 유지해 모든 셀의 전기적 소거 특성을 일치시켜 메모리 셀 소자의 성능 및 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 개시된다.
플래시 메모리 셀, 소거 게이트, 유효 채널 길이
Description
도 1은 종래의 플래시 메모리 소자의 제조 방법에 따른 플로팅 게이트 및 소거 게이트의 불균일한 접촉면적을 설명하기 위하여 도시한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 21 : 반도체 기판 2, 22 : 터널 산화막
23a : 제 1 폴리실리콘층 23b : 제 2 폴리실리콘층
3, 23 : 플로팅 게이트 24 : 플로팅 게이트 스페이서 절연막
5, 25 : 소오스/드레인 6, 26 : 제 1 절연막
7, 27 : 유전체막 28a : 제 3 폴리실리콘층
8, 28 : 콘트롤 게이트 9, 29 : 제 2 절연막
30 : 감광막 패턴 11, 31 : 콘트롤 게이트 스페이서 절연막
12, 32 : 소거 게이트 A : 채널 영역
B : 제 1 접촉면 C : 제 2 접촉면
D : 제 3 접촉면
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히 소오스/드레인의 채널 영역 침투를 방지하여 플로팅 게이트의 사이즈를 줄이면서 유효 채널 길이를 확보하고, 소거 게이트를 이용하여 소거 동작을 하는 모든 셀에 대하여 동일한 전기적 소거 특성을 나타나게 할 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
64M 데이터(Data) 플래시 이이피롬(EEPROM)의 경우, 셀의 소오스/드레인을 형성하기 위해서는 주변 트랜지스터(Peripheral Trasistor)를 형성한 다음 플로팅 게이트를 만들고 플로팅 게이트에 자기 정렬(Self-align)시켜서 셀의 소오스/드레인을 형성하였다. 그러나 향후 고집적 소자(Device)로 갈수록 플로팅 게이트의 사이즈는 줄어들고, 소오스/드레인을 형성하기 위하여 주입했던 불순물은 확산하여 플로팅 게이트 하부의 채널 영역까지 침투하므로써 셀의 유효 채널 길이(Effective Channel Length)를 확보하는데 어려움이 있다.
도 1을 참조하면, 소오스/드레인(5)이 플로팅 게이트(3)의 하부 가장자리(A)까지 넓게 형성되어 유효 채널 길이가 짧아진다. 또한, 콘트롤 게이트(8)와 소거 게이트(12)절연시키기 위해 형성한 콘트롤 게이트 스페이서 절연막(11)의 두께는 공정조건에 따라 달라진다. 따라서, 소거 게이트(12)와 접촉하기 위하여 노출되는 플로팅 게이트(3)의 접촉면(B 및 C)도 콘트롤 게이트 스페이서 절연막(11)의 형성두께에 따라 달라진다. 즉, 현재 64M 데이터 플래시의 경우는 소거 동작(Erase Operation)을 위하여 소거 게이트(12)를 따로 사용하는 구조에서는 소거 게이트(12) 및 플로팅 게이트(3)와의 접촉 면적에 대한 변화(Variation)가 심하여 소거 특성에 대한 변화 역시 심할 수밖에 없다. 다시 말해, 콘트롤 게이트(8)와 소거 게이트(12)와의 절연을 위한 스페이서(Spacer)의 형성 조건에 따라 그 특성변화도 심할 수밖에 없다.
따라서, 본 발명은 플로팅 게이트의 측벽에 스페이서 절연막을 형성한 후 소오스/드레인 영역을 형성하여 불순물의 확산으로 인한 소오스 및 드레인의 채널 영역 침투를 방지하므로써 유효 채널 길이를 확보하고, 플로팅 게이트의 측벽만을 소거 게이트에 연결하여 모든 셀에 대한 접촉면적을 동일하게 하므로써 전기적 소거 특성을 일치시켜 소자의 성능 및 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래시 메모리 셀의 제조 방법은 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 패터닝하는 단계, 제 1 폴 리실리콘층 측벽에 플로팅 게이트 스페이서 절연막을 형성하는 단계, 소오스/드레인을 형성하고, 제 1 폴리실리콘층의 상부가 노출되는 제 1 절연막을 형성한 후 전체 상부에 플로팅 게이트용 제 2 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 3 폴리실리콘층 및 제 2 절연막을 순차적으로 형성하는 단계, 콘트롤 게이트 마스크를 이용하여 제 2 절연막을 패터닝하는 단계, 제 3 폴리실리콘층을 패터닝한 후 노출된 유전체막을 제거하는 단계, 노출된 제 2 및 제 3 폴리실리콘층을 제거한 후 노출된 유전체막을 제거하는 단계, 콘트롤 게이트 스페이서 절연막을 형성한 후, 노출된 제 2 폴리실리콘층을 제거하는 단계, 및 소거 게이트를 형성하는 단계로 이루어진다.
상기의 단계에서 터널 산화막은 열 산화막 또는 CVD막을 이용한다.
플로팅 게이트 스페이서 절연막 및 콘트롤 게이트 스페이서 절연막은 산화막 및 질화막 중 어느 하나를 형성한 후 전면 식각 공정으로 형성한다.
소오스/드레인은 반도체 기판을 트랜치 구조로 형성한 후 트랜치에 형성할 수도 있다.
제 3 폴리실리콘층의 패터닝은 패터닝된 제 2 절연막 및 감광막 패턴을 식각 마스크로 이용하여 제 2 폴리실리콘층의 최종 패턴보다 큰 사이즈가 되도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2 내지 도 2 는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 터널 산화막(22) 형성하고, 터널 산화막(22) 상에 플로팅 게이트용 제 1 폴리실리콘층(23a)을 형성한 후 패터닝 한다. 제 1 폴리실리콘층(23a)을 포함한 전체구조 상에 산화막 또는 질화막을 형성하고 전면 식각공정으로 제 1 폴리실리콘층(23a)의 측벽에 플로팅 게이트 스페이서 절연막(24)을 형성한다. 이후, 제 1 폴리실리콘층(23a) 및 플로팅 게이트 스페이서 절연막(24)을 이온 주입 마스크로 하여 불순물 이온을 반도체 기판(21)에 주입해 소오스/드레인 영역(25)을 형성한다.
공정조건에 따라 다르지만, 소오스 및 드레인을 형성하기 위해서는 불순물을 주입하는데 불순물은 이온 주입 마스크의 가장 자리 하부까지 확산하게 된다. 상기에서도 소오스/드레인(25)을 형성하기 위해서는 불순물을 주입하는데, 불순물은 이온 주입 마스크로 사용하는 제 1 폴리실리콘층(23a) 및 플로팅 게이트 스페이서 절연막(24) 중 플로팅 게이트 스페이서 절연막(24)의 하부까지 침투한다. 여기서, 플로팅 게이트 스페이서 절연막(24)은 불순물의 확산 침투에 의해 제 1 폴리실리콘층(23a) 하부의 채널영역이 잠식되는 것을 방지하는 역할을 한다.
도 2b를 참조하면, 제 1 폴리실리콘층(23a)을 포함한 전체 구조상에 제 1 절연막(26)을 형성한 후 식각 마스크를 이용하여 제 1 폴리실리콘층(23a)의 상부 표면에 노출되도록 제 1 절연막(26)을 식각한다. 노출된 제 1 폴리실리콘층(23a)을 포함한 제 1 절연막(26) 상에 제 2 폴리실리콘층(23b) 및 유전체막(27)을 순차적으로 형성한다. 상기한 공정에서 제 1 절연막(26) 및 제 2 폴리실리콘층(23b)을 형성 하지 않고 제 1 폴리실리콘층(23a)을 포함한 전체 상부에 유전체막(27)을 곧바로 형성할 수도 있다.
제 1 및 제 2 폴리실리콘층(23a 및 23b)은 플로팅 게이트용 폴리실리콘층으로, 제 2 폴리실리콘층(23b)을 형성하는 이유는 제 1 폴리실리콘층(23a)의 사이즈가 작아짐에 따라 콘트롤 게이트와의 커플링비가 줄어드는 것을 방지하기 위하여 제 1 폴리실리콘층(23a)보다 크게 형성하여 커플링 비를 확보하기 위해서이다.
도 2c를 참조하면, 유전체막((27) 상에 제 3 폴리실리콘층(28a)을 형성하고, 상부에 버퍼막으로 제 2 절연막(29)을 형성한 후 콘트롤 게이트 패턴용 마스크로 제 2 절연막(29)을 패터닝 한다.
도 2d를 참조하면, 제 2 절연막(29)을 포함한 제 3 폴리실리콘층(28a) 상에 감광막 패턴(30)을 형성한 후, 제 2 절연막(29) 및 감광막 패턴(30)을 식각 마스크로 하여 제 3 폴리실리콘층(28a)을 패터닝한다. 제 3 폴리실리콘층(28a)이 식각되면서 유전체막(27)이 노출된다.
제 3 폴리실리콘층은 플로팅 게이트를 형성하기 위한 제 2 폴리실리콘층(23b)의 식각공정을 고려하여 플로팅 게이트의 배선 폭보다 좀더 크게 패터닝 된다.
도 2e를 참조하면, 감광막 패턴(30)을 제거하여 제 3 폴리실리콘층(28a)을 노출시키고, 제 2 절연막(29) 및 제 3 폴리실리콘층(28a)을 식각 마스크로 하여 유전체막(27)을 제거한다. 제 2 절연막을 식각 마스크로 하여 제 3 폴리실리콘층(28a) 및 제 2 폴리실리콘층(23b)의 노출된 부분을 제거한다. 제 3 폴리실리콘층(28a)은 제 2 절연막(29)의 패턴으로 식각되어 콘트롤 게이트를 형성하고, 제 2 폴리실리콘층(23b)은 유전체막(27)에 의하여 가려진 부분을 제외하고, 노출된 부분만 식각된다.
도 2f를 참조하면, 제 3 폴리실리콘층(28a)이 식각되면서 노출된 유전체막(27)을 제거한다. 유전체막(27)의 일부를 제거하면서 노출된 제 2 폴리실리콘층(23b)을 포함한 전체 상부에 절연막을 형성하고, 전면 식각을 실시하여 콘트롤 게이트 스페이서 절연막(31)을 형성한다. 이후, 제 2 절연막 및 콘트롤 게이트 스페이서 절연막(31)을 식각 마스크로 하여 제 2 폴리실리콘층(23b)의 노출된 부분을 식각하여 플로팅 게이트(23)를 형성한다. 상기의 공정으로 제 2 폴리실리콘층(23b)은 한쪽의 측벽만 노출된다.
도 2g를 참조하면, 전체 상부에 폴리실리콘층을 형성하고 패터닝하여 소거 게이트(32)를 형성한다. 소거 게이트(32)는 제 2 절연막(29) 및 콘트롤 게이트 스페이서 절연막(31)에 의해 콘트롤 게이트(28)와는 격리되고, 노출된 플로팅 게이트용 제 2 폴리실리콘층(23b)의 측벽과 접촉한다.
본 발명에서는 소오스/드레인 형성을 위한 불순물 주입시 불순물이 확산하여 플로팅 게이트(23)의 하부까지 침투해 유효 채널 길이가 줄어드는 것을 방지하기 위하여 플로팅 게이트용 제 1 폴리실리콘층(23a)의 측벽에 플로팅 게이트 스페이서 절연막(24)을 형성한다. 이로써, 불순물이 확산을 하더라도 플로팅 게이트 스페이서 절연막(24)의 하부까지만 확산하게 되므로 플로팅 게이트(23)의 사이즈가 줄어 도 유효 채널 길이를 확보할 수 있다.
또한, 콘트롤 게이트 스페이서 절연막(31)을 형성한 후 콘트롤 게이트 스페이서 절연막(31)을 식각 마스크로 이용해 플로팅 게이트용 제 2 폴리실리콘층(23b)을 식각하고, 플로팅 게이트(23)와 소거게이트(32)의 접촉면을 플로팅 게이트용 제 2 폴리실리콘층(23b)의 측벽만으로 일정하게 하므로써 콘트롤 게이트 스페이서 절연막(31)의 형성두께에 상관없이 모든 셀에 대한 플로팅 게이트 및 소거게이트의 접촉면적을 일정하게 하여 전기적 소거 특성을 일치시킬 수 있다.
상기한 바와 같이, 본 발명은 플로팅 게이트 스페이서 절연막을 형성해 유효 채널 길이를 확보하고, 소거 게이트 및 플로팅 게이트의 접촉면적을 일정하게 하므로써 소자의 신뢰도 및 전기적 특성을 향상시키는 효과가 있다.
Claims (5)
- 반도체 기판의 소정 영역상에 터널 산화막을 개재하여 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 상기 제 1 폴리실리콘층 측벽에 플로팅 게이트 스페이서 절연막을 형성하는 단계;상기 제 1 폴리실리콘층 및 상기 플로팅 게이트 스페이서를 마스크로 이온을 주입하여 소오스/드레인을 형성하는 단계;상기 결과물상에 상기 제 1 폴리실리콘층의 일부분을 노출하는 개구부를 갖는 제 1 절연막을 형성하는 단계;상기 개구부를 포함한 전면에 플로팅 게이트용 제 2 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 3 폴리실리콘층 및 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 패터닝하고 상기 패터닝된 제 2 절연막 및 상기 제 3 폴리실리콘층의 소정 부분상에 감광막 패턴을 형성하고 상기 패터닝된 제 2 절연막 및 상기 감광막 패턴을 마스크로 상기 제 3 폴리실리콘막을 식각하는 단계;상기 감광막 패턴을 제거하고 상기 패터닝된 제 2 절연막을 마스크로 상기 유전체막을 식각하는 단계;상기 제 2 절연막을 마스크로 상기 제 3 폴리실리콘층 및 제 2 폴리실리콘층을 식각하는 단계;상기 유전체막의 노출된 부분을 제거하는 단계;콘트롤 게이트 스페이서 절연막을 형성한 후, 상기 유전체막의 제거로 노출되는 상기 제 2 폴리실리콘층을 제거하는 단계; 및소거 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 터널 산화막은 열 산화막 또는 CVD막을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트 스페이서 절연막 및 콘트롤 게이트 스페이서 절연막은 산화막 및 질화막 중 어느 하나를 형성한 후 전면 식각 공정으로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인은 상기 반도체 기판을 트랜치 구조로 형성한 후 상기 트랜치에 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000035684A KR100632641B1 (ko) | 2000-06-27 | 2000-06-27 | 플래시 메모리 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000035684A KR100632641B1 (ko) | 2000-06-27 | 2000-06-27 | 플래시 메모리 셀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020001250A KR20020001250A (ko) | 2002-01-09 |
| KR100632641B1 true KR100632641B1 (ko) | 2006-10-11 |
Family
ID=19674205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000035684A KR100632641B1 (ko) | 2000-06-27 | 2000-06-27 | 플래시 메모리 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100632641B1 (ko) |
-
2000
- 2000-06-27 KR KR1020000035684A patent/KR100632641B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020001250A (ko) | 2002-01-09 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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