KR100456579B1 - 마스크 롬 장치 및 그 제조 방법 - Google Patents

마스크 롬 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100456579B1
KR100456579B1 KR10-2002-0003871A KR20020003871A KR100456579B1 KR 100456579 B1 KR100456579 B1 KR 100456579B1 KR 20020003871 A KR20020003871 A KR 20020003871A KR 100456579 B1 KR100456579 B1 KR 100456579B1
Authority
KR
South Korea
Prior art keywords
conductive layer
lower conductive
impurity region
gate insulating
film
Prior art date
Application number
KR10-2002-0003871A
Other languages
English (en)
Other versions
KR20030063641A (ko
Inventor
강민규
류원형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0003871A priority Critical patent/KR100456579B1/ko
Priority to US10/350,733 priority patent/US6855993B2/en
Publication of KR20030063641A publication Critical patent/KR20030063641A/ko
Application granted granted Critical
Publication of KR100456579B1 publication Critical patent/KR100456579B1/ko
Priority to US11/029,993 priority patent/US7259070B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)

Abstract

마스크 롬 장치 및 그 제조 방법을 제공한다. 이 마스크 롬 장치는 반도체기판 내에 배치되는 매몰 불순물 영역, 매몰 불순물 영역을 가로지르는 게이트 전극 및 게이트 전극과 반도체기판 사이에 개재되는 게이트 절연막을 포함한다. 이때, 게이트 절연막은 균일한 두께인 것을 특징으로 한다. 또한, 게이트 전극은 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴으로 구성되는 것이 바람직하다. 이 제조 방법은 반도체기판 상에 게이트 절연막, 하부 도전막 및 포토레지스트 패턴을 차례로 형성한 후, 포토레지스트 패턴을 이온 주입 마스크로 사용하여 반도체기판에 매몰 불순물 영역을 형성하는 단계를 포함한다. 포토레지스트 패턴을 제거하여 하부 도전막을 노출시킨 후, 노출된 하부 도전막 상에 상부 도전막을 형성한다. 이후, 상부 도전막 및 하부 도전막을 차례로 패터닝하여, 매몰 불순물 영역을 가로지르는 게이트 전극을 형성한다. 이 방법에 따르면, 게이트 절연막을 형성한 후 매몰 불순물 영역을 형성함으로써, 게이트 절연막 형성을 위한 열공정에 의한 불순물 확산을 최소화할 수 있다. 또한, 게이트 절연막의 상부면이 노출되는 것을 피할 수 있어, 게이트 절연막이 리세스되는 문제를 예방할 수 있다.

Description

마스크 롬 장치 및 그 제조 방법{Mask Read-Only Memory(ROM) Devices And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 플랫 셀 마스크 롬 장치 및 그 제조 방법에 관한 것이다.
마스크 롬(Mask ROM)은 낸드형 롬(NAND-type ROMs)과 노어형 롬(NOR-type ROMs)으로 구분할 수 있다. 상기 낸드형 롬은 동작 속도가 느린 단점을 갖는 반면, 단위 셀 면적이 작아 고집적화에 유리한 장점을 갖는다. 반면, 상기 노어형 롬은 동작 속도가 우수한 장점을 갖지만, 단위 셀 면적이 크기 때문에 고집적화에 불리한 단점을 갖는다. 이에 따라, 노어형 롬이 가진 빠른 동작 속도의 장점을 유지하면서 낸드형 롬이 가진 작은 셀 면적의 장점을 함께 갖는, 플랫 노어형 롬(flat NOR-type ROMs) 구조가 제안되고 있다. 상기 플랫 노어형 롬은 단위 셀 내에 소자분리막 및 콘택을 구비하지 않는 것을 특징으로 하는 마스크 롬의 한가지 유형이다. 이를 위해, 상기 플랫 노어형 롬은 반도체기판 내에 배치되는 매몰 불순물 영역을 비트 라인으로 사용한다.
도 1 내지 도 3은 종래 기술에 따른 플랫 노어형 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 버퍼 산화막(20), 반사방지막(30) 및 포토레지스트막을 차례로 형성한다. 통상적인 사진 공정을 사용하여 상기 포토레지스트막을 패터닝함으로써, 소정영역에서 상기 반사방지막(30)의 상부면을 노출시키는 포토레지스트 패턴(40)을 형성한다. 이때, 상기 반사방지막(30)은 상기 포토레지스트 패턴(40) 형성을 위한 사진 공정의 편의를 위한 물질막으로, 통상적으로 실리콘 산화질화물(SiON)로 형성한다.
이후, 상기 포토레지스트 패턴(40)을 이온 주입 마스크로 사용한 이온 주입 공정을 실시함으로써, 상기 반도체기판(10)에 불순물 영역(50)을 형성한다. 상기 이온 주입 공정은, 상기 반사방지막(30) 및 상기 버퍼 산화막(20)을 관통하여 상기 반도체기판(10)에 아세닉(As) 이온을 주입하는 공정이다. 이때, 상기 아세닉 이온의 운동 에너지에 의해, 상기 반도체기판(10)의 실리콘 원자들이 격자 구조에서 벗어남으로써, 상기 불순물 영역(50)은 격자 결함을 갖는다.
도 2를 참조하면, 상기 불순물 영역(50)을 형성한 후, 상기 포토레지스트 패턴(40)을 제거하여 상기 반사방지막(30)을 노출시킨다. 이후, 인산(H2PO4)을 포함하는 식각액을 사용하여, 상기 노출된 반사방지막(30)을 제거한다.
그런데, 인산을 사용하는 상기 반사방지막(30) 식각 공정은 그 하부의 상기 버퍼산화막(20)에 식각 손상, 즉, 그 두께 편차를 증가시키는 동시에 물리적/전기적 특성의 열화를 유발한다. 이에 따라, 상기 버퍼 산화막(20)은 트랜지스터의 게이트 절연막으로 사용할 수 없고, 통상적으로 불산을 포함하는 식각액을 통해 제거한다. 그 결과, 도시한 바와 같이, 상기 반도체기판(10)의 상부면 전체가 노출된다.
도 3을 참조하면, 상기 버퍼 산화막(20)이 제거된 반도체기판 전면에, 게이트 절연막(60, 65)을 형성한다. 상기 게이트 절연막(60, 65) 형성 공정은 모오스 트랜지스터의 특성을 결정하는 중요한 공정 단계로서, 통상적으로 상기 노출된 반도체기판(10)을 열산화시키는 방법으로 실시한다.
상기 열산화 공정은, 통상적으로, 대략 850℃의 온도에서 실시한다. 하지만, 이러한 고온에서 실시되는 상기 열산화 공정은 상기 불순물 영역(50)에 포함된 불순물의 확산을 유발한다. 이에 따라, 상기 불순물 영역(50)은, 그 내부에 포함된 불순물들이 확산하여 더 넓은 폭 및 더 깊은 깊이를 갖는, 매몰 불순물 영역(55)을 형성한다. 상기 매몰 불순물 영역(55)은 플랫 노어형 롬의 소오스/드레인 및 이들 소오스/드레인을 연결하는 배선의 역할을 한다.
한편, 상기 게이트 절연막(60, 65)은 안정된 특성을 갖는 모오스 트랜지스터를 형성하기 위해, 소정의 두께(tox) 이상으로 형성되어야 한다. 그런데, 도 2에서 설명한 것처럼, 상기 반사방지막(30) 제거 공정에서 상기 반도체기판(10)의 상부면은 완전히 노출된다. 이에 따라, 상기 게이트 절연막(60)을 상기 tox의 두께로 형성하는 동안, 상기 불순물 영역(50)에 포함된 불순물(As)이 과도하게 확산된다. 그 결과, 서로 인접한 상기 매몰 불순물 영역(55)들 사이의 거리(l1)가 가까워짐으로써, 반도체 장치의 고집적화를 방해하는 중요 문제인 쇼트 채널 효과(short channel effect)가 나타난다.
또한, 상기 열산화 공정에서, 격자 결함을 갖는 상기 불순물 영역(50)은 그렇지 않은 영역보다 쉽고 빠른 산화 반응을 일으킨다. 이에 따라, 상기 불순물 영역(50) 상에 형성되는 게이트 절연막(65)은 불순물이 주입되지 않은 영역에서의 게이트 절연막(60)보다 두꺼운 두께를 갖는다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 적합한 마스크 롬 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 고집적화에 적합하도록, 쇼트 채널 효과를 예방할 수 있는 마스크 롬 장치의 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치를 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 매몰 불순물 영역의 수평적확산이 최소화된 마스크 롬 장치를 제공한다. 이 마스크 롬 장치는 반도체기판 내에 배치되는 매몰 불순물 영역, 상기 매몰 불순물 영역을 가로지르는 게이트 전극 및 상기 게이트 전극과 상기 반도체기판 사이에 개재되는 게이트 절연막을 포함한다. 이때, 상기 게이트 절연막은 균일한 두께인 것을 특징으로 한다.
상기 게이트 전극들은 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴으로 구성되는데, 상기 하부 도전막 패턴은 다결정 실리콘이고, 상기 상부 도전막 패턴은 차례로 적층된 다결정 실리콘 및 실리사이드인 것이 바람직하다. 이때, 상기 하부 도전막 패턴은 상기 매몰 불순물 영역 상부에 배치되는 트렌치 영역을 구비할 수도 있다.
또한, 상기 매몰 불순물 영역은 마스크 롬의 소오스/드레인 및 이들을 연결하는 배선 역할을 할 수 있도록, 적어도 1018atoms/㎤의 농도를 갖는 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 매몰 불순물 영역을 형성하기 전에 미리 게이트 절연막을 형성하는 단계를 포함하는 마스크 롬 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막, 하부 도전막 및 포토레지스트 패턴을 차례로 형성한 후, 상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 상기 반도체기판에 매몰 불순물 영역을 형성하는 단계를 포함한다. 상기 포토레지스트 패턴을 제거하여 상기 하부 도전막을 노출시킨 후, 상기 노출된 하부 도전막 상에 상부 도전막을 형성한다. 이후, 상기 상부 도전막 및 상기 하부도전막을 차례로 패터닝하여, 상기 매몰 불순물 영역을 가로지르는 상부 도전막 패턴 및 하부 도전막 패턴을 형성한다.
바람직하게는, 상기 게이트 절연막은 열산화막 또는 실리콘 산화질화막으로 형성한다. 또한, 상기 하부 도전막은 다결정 실리콘으로 형성하고, 상기 상부 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 형성하는 것이 바람직하다.
상기 매몰 불순물 영역을 형성하기 전에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 도전막을 식각하는 단계를 더 포함할 수도 있다. 이 단계는 상기 매몰 불순물 영역 상에 상기 하부 도전막이 남도록 실시하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 마스크 롬 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막을 포함하는 반도체기판 전면에, 게이트 절연막(110), 하부 도전막(120) 및 포토레지스트막(도시하지 않음)을 차례로 형성한다. 통상적인 사진 공정을 통해 상기 포토레지스트막을 패터닝함으로써, 소정영역에서 상기 하부 도전막(120)을 노출시키는 복수개의 개구부(135)를 갖는 포토레지스트 패턴(130)을 형성한다. 이때, 상기 개구부(135)는 플랫 셀 롬의 매몰 불순물 영역을 정의하는 역할을 한다. 이에 따라, 상기 개구부(135)들은 서로 평행한 라인 형태인 것이 바람직하다.
상기 게이트 절연막(110)은, 상기 소자분리막 사이에 노출된 상기 반도체기판(100)을 열산화시킴으로써 형성한, 열산화막인 것이 바람직하다. 상기 열산화 공정은 대략 850℃의 온도에서 실시되는 것이 바람직하다. 이에 더하여, 상기 게이트 절연막(110)은 실리콘 산화질화막으로 형성할 수도 있다. 한편, 본 발명에 따른 상기 게이트 절연막(110)은 종래 기술에서와 달리, 최종 공정 단계까지 제거되지 않는 것을 특징으로 한다.
상기 하부 도전막(120)은 상기 포토레지스트 패턴(130) 형성을 위한 사진 공정에서 반사방지(anti-reflection)를 위한 막으로 사용됨과 아울러 반도체 장치의 게이트 전극으로 사용된다. 이에 따라, 상기 하부 도전막(120)은 도전성을 갖는 동시에 반사방지막으로 사용하는 것이 가능한, 다결정 실리콘막으로 형성하는 것이 바람직하다. 이때, 상기 하부 도전막(120)은 10 내지 1000Å의 두께로 형성하는 것이 바람직하다.
종래 기술에서는 상기 반사방지를 위한 막으로 실리콘 산화질화막 등을 사용하였는데, 이러한 실리콘 산화질화막 등의 물질막은 반도체 장치의 파티클 불량을 유발하는 문제점이 있다. 하지만, 앞서 설명한 다결정 실리콘막 만을 반사방지막으로 사용할 경우, 상기 파티클 불량의 문제를 최소화할 수 있는 장점을 갖는다.
하지만, 상기 반사방지 기능을 더욱 강화하기 위하여, 상기 하부 도전막(120) 상에 실리콘 산화질화막(SiON) 및 하이드로카본계 화합물을 포함하는 유기 물질 등과 같이 통상적으로 사용되는 반사방지막(ARC, 도시하지 않음)을 더 형성할 수도 있다.
도 5를 참조하면, 상기 포토레지스트 패턴(130)을 식각 마스크로 사용하여, 상기 개구부(135) 하부에 노출된 상기 하부 도전막(120)을 식각한다. 이때, 상기 식각 공정은 상기 게이트 절연막(110)이 노출되지 않도록, 상기 개구부(135) 하부에서 상기 하부 도전막(120)이 남도록 실시한다. 이에 따라, 상기 개구부(135) 하부에는 상기 하부 도전막(120)이 리세스된 영역인, 트렌치 영역(121)이 형성된다.
이후, 상기 포토레지스트 패턴(130)을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 상기 개구부(135) 하부의 상기 반도체기판(100)에 매몰 불순물 영역(140)을 형성한다. 상기 이온 주입 공정은 적어도 1014atoms/㎠의 도우즈(dose)로 아세닉(As) 이온을 주입하는 방법을 사용하는 것이 바람직하다. 이때, 상기 불순물은 상기 하부도전막(120) 및 상기 게이트 절연막(110)을 투과하여 상기 반도체기판(100)에 주입된다. 상기 하부 도전막(120)을 식각하여 상기 트렌치 영역(121)을 형성하는 단계는 상기 불순물이 투과해야하는 물질막들의 두께를 더 얇게 형성하기 위한 공정 단계이다. 이에 따라, 상기 이온 주입 공정에서 불순물의 운동 에너지를 감소시킬 수 있고, 그 결과 주입되는 불순물의 확산을 최소화할 수 있다.
한편, 상기 매몰 불순물 영역(140) 형성을 위한 이온 주입 공정을 실시한 후, 주입된 불순물의 활성화를 위한 급속 열처리 공정을 더 실시할 수도 있다. 상기 급속 열처리 공정은 상기 반도체기판(100) 및 상기 게이트 절연막(110)의 결함을 치유하되, 주입된 불순물의 확산을 최소화한다.
또한, 상기 하부 도전막(120)의 두께가 충분히 얇을 경우, 상기 트렌치 영역 형성을 위한 식각 공정은 생략될 수도 있다.
도 6을 참조하면, 상기 매몰 불순물 영역(140)을 형성한 후 상기 포토레지스트 패턴(130)을 제거하여, 상기 하부 도전막(120)을 노출시킨다. 또한, 도 4에서 설명한 것처럼 상기 하부 도전막(120) 상에 반사방지막을 형성한 경우에는, 상기 포토레지스트 패턴(130)을 제거한 후, 상기 반사방지막을 제거하는 단계를 더 실시한다.
종래 기술의 경우, 상기 게이트 절연막(110)은 상기 반사방지막 제거 공정에서 리세스되는 문제를 갖는다. 하지만, 본 발명에 따르면, 상기 게이트 절연막(110)은 상기 하부 도전막(120)에 의해 전면이 덮이기 때문에, 상기 포토레지스트 패턴(130) 및 상기 반사방지막 제거 공정에서 노출되지 않는다. 이에 따라, 상기 게이트 절연막(110)이 리세스되는 문제점은 예방된다. 이에 더하여, 본 발명에 따르면, 상기 하부 도전막(120)은 상기 게이트 절연막(110)을 최종 공정 단계까지 계속 덮기 때문에, 상기 게이트 절연막(110)의 리세스 문제는 발생하지 않는다.
상기 노출된 하부 도전막(120) 상에, 상부 도전막(도시하지 않음)을 형성한다. 이때, 상기 상부 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 형성하는 것이 바람직하다. 또한, 상기 상부 도전막을 형성한 후, 후속 게이트 전극 형성을 위한 패터닝 공정의 편의를 위해, 상기 상부 도전막 상에 또다른 반사방지막을 더 형성할 수도 있다.
상기 상부 도전막 및 상기 하부 도전막(120)을 차례로 패터닝하여 상기 게이트 절연막(110)을 노출시킴으로써, 상기 매몰 불순물 영역(140)을 가로지르는 상부 도전막 패턴(150) 및 하부 도전막 패턴(125)을 형성한다. 이때, 상기 상부 및 하부 도전막 패턴(150, 125)은 플랫 셀 롬의 게이트 전극(200)을 구성한다. 상기 게이트 전극(200)은, 도 7에 도시된 것처럼, 상기 매몰 불순물 영역들(140)을 가로지르는 방향을 갖도록 패터닝된다. 상기 상부 도전막 패턴(150)과 상기 게이트 절연막(110) 사이에는 균일하지 않은 두께를 가질지라도 항상 상기 하부 도전막 패턴(125)이 개재된다. 상기 게이트 전극(200) 형성을 위한 식각 공정은 상기 게이트 절연막(110)에 대해 선택비를 갖는 식각 레서피를 사용하여, 이방성 식각의 방법으로 실시하는 것이 바람직하다.
본 발명에 따르면, 상기 매몰 불순물 영역(140)을 형성하기 전에 게이트 절연막(110)을 먼저 형성한다. 이에 따라, 상기 게이트 절연막(110) 형성을 위한 열공정에 의한 상기 매몰 불순물 영역(140)의 과도한 확장은 예방된다. 또한, 상기 게이트 절연막(110)은 적어도 상기 게이트 전극(200) 하부에서는 노출되지 않고 최종 공정 단계까지 잔존한다. 이에 따라, 상기 게이트 절연막(110)이 세정 공정에서 노출되어 리세스되는 문제를 예방할 수 있다.
이후, 상기 게이트 전극(200)을 포함하는 반도체기판에 대해, 통상적인 방법을 통해, 층간절연막 및 금속 배선 형성 공정을 더 실시한다.
도 7은 본 발명의 바람직한 실시예에 따른 플랫 셀 롬 반도체 장치를 나타내는 사시도이다.
도 7을 참조하면, 반도체기판(100)의 소정영역에 복수의 매몰 불순물 영역(140)들이 배치된다. 상기 매몰 불순물 영역(140)들은 서로 평행하게 배치되는 것이 바람직하다. 또한, 상기 매몰 불순물 영역(140)들은 아세닉(As) 원자를 불순물로 포함하는 것이 바람직하며, 이때, 상기 아세닉 원자의 농도는 적어도 1018atoms/㎤인 것이 바람직하다. 이에 따라, 상기 매몰 불순물 영역(140)은 낮은 저항을 갖고, 그 결과 플랫 셀 롬의 소오스/드레인 및 이들을 연결하는 배선의 역할을 할 수 있다.
상기 매몰 불순물 영역(140)을 포함하는 반도체기판 상에는, 상기 매몰 불순물 영역(140)을 가로지르는 복수개의 게이트 전극(200)들이 배치된다. 이때, 상기 게이트 전극(200)들은 서로 평행하게 배치되는 것이 바람직하다. 또한, 상기 게이트 전극(200)들은 각각 차례로 적층된 하부 도전막 패턴(125) 및 상부 도전막 패턴(150)으로 구성된다. 상기 하부 도전막 패턴(125)은 다결정 실리콘이고, 상기 상부 도전막 패턴(150)은 차례로 적층된 다결정 실리콘 및 실리사이드인 것이 바람직하다. 이에 더하여, 상기 상부 도전막 패턴(150) 상에는 반사방지막(도시하지 않음)이 더 배치될 수도 있다.
또한, 상기 하부 도전막 패턴(125)은, 상기 매몰 불순물 영역(140) 상부에서, 리세스된 트렌치 영역을 가질 수 있다. 상기 리세스된 트렌치 영역에 의해, 상기 하부 도전막 패턴(125)은 다른 영역에 비해 상기 매몰 불순물 영역(140)의 상부에서 더 얇은 두께를 갖는다. 이때, 상기 매몰 불순물 영역(140) 상부에서 상기 하부 도전막 패턴(125)의 두께는 적어도 10Å인 것이 바람직하다.
상기 반도체기판(100) 및 상기 하부 도전막 패턴(125) 사이에는 게이트 절연막(110)이 배치된다. 이때, 상기 게이트 절연막(110)은, 종래 기술과 달리, 상기 게이트 전극(200) 하부에서는 위치에 관계없이 그 두께가 대체로 균일하다. 상기 게이트 절연막(110)은 실리콘 산화막인 것이 바람직한데, 실리콘 산화질화막일 수도 있다.
본 발명에 따르면, 매몰 불순물 영역을 형성하기 전에, 열공정을 포함하는 게이트 절연막 형성 공정을 먼저 실시한다. 이에 따라, 매몰 불순물 영역에 포함된 불순물의 수평적 확산은 최소화된다. 그 결과, 쇼트 채널 효과를 예방할 수 있어, 고집적화된 마스크 롬을 제조할 수 있다.
또한, 본 발명에 따르면, 게이트 절연막의 노출을 방지하여, 세정 공정 등에 의한 게이트 절연막의 얇아짐 현상을 예방한다. 그 결과, 더욱 안정된 특성을 갖는 마스크 롬을 제조할 수 있다.

Claims (14)

  1. 반도체기판 상에 게이트 절연막 및 하부 도전막을 차례로 형성하는 단계;
    상기 하부 도전막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 매몰 불순물 영역 상에 상기 하부 도전막이 잔존하도록 상기 하부 도전막을 식각하는 단계;
    상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여, 상기 반도체기판에 매몰 불순물 영역을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하여, 상기 하부 도전막을 노출시키는 단계;
    상기 하부 도전막 상에 상부 도전막을 형성하는 단계; 및
    상기 상부 도전막 및 상기 하부 도전막을 차례로 패터닝하여, 상기 매몰 불순물 영역을 가로지르는 상부 도전막 패턴 및 하부 도전막 패턴을 형성하는 단계를 포함하되,
    상기 매몰 불순물 영역 형성을 위한 불순물 주입 공정은, 상기 하부 도전막이 상기 게이트 절연막의 상부면을 덮은 상태에서 실시하는 것을 특징으로 하는 마스크 롬 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 반도체기판을 열산화시키는 방법으로 형성하는 것을 특징으로 하는 마스크 롬 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부 도전막은 상기 포토레지스트 패턴 형성을 위한 사진 공정에서 반사 방지막으로 사용되는 것을 특징으로 하는 마스크 롬 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부 도전막은 다결정 실리콘으로 형성하는 것을 특징으로 하는 마스크 롬 장치의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 상부 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 형성하는것을 특징으로 하는 마스크 롬 장치의 제조 방법.
  9. 반도체기판 내에 배치되는 매몰 불순물 영역;
    차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴으로 구성되면서, 상기 매몰 불순물 영역을 가로지르는 게이트 전극; 및
    상기 게이트 전극 및 상기 반도체기판 사이에 개재되는 균일한 두께를 갖는 게이트 절연막을 포함하되,
    상기 하부 도전막 패턴은 소정의 깊이만큼 리세스된 트렌치 영역을 구비하되, 상기 트렌치 영역은 상기 매몰 불순물 영역 상부에 배치되는 것을 특징으로 하는 마스크 롬 장치.
  10. 제 9 항에 있어서,
    상기 매몰 불순물 영역은 적어도 1018atoms/㎤의 농도인 것을 특징으로 하는 마스크 롬 장치.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 하부 도전막 패턴은 다결정 실리콘으로 이루어지는 것을 특징으로 하는 마스크 롬 장치.
  13. 삭제
  14. 제 9 항에 있어서,
    상기 상부 도전막 패턴은 차례로 적층된 다결정 실리콘 및 실리사이드로 이루어지는 것을 특징으로 하는 마스크 롬 장치.
KR10-2002-0003871A 2002-01-23 2002-01-23 마스크 롬 장치 및 그 제조 방법 KR100456579B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0003871A KR100456579B1 (ko) 2002-01-23 2002-01-23 마스크 롬 장치 및 그 제조 방법
US10/350,733 US6855993B2 (en) 2002-01-23 2003-01-23 Semiconductor devices and methods for fabricating the same
US11/029,993 US7259070B2 (en) 2002-01-23 2005-01-04 Semiconductor devices and methods for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0003871A KR100456579B1 (ko) 2002-01-23 2002-01-23 마스크 롬 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20030063641A KR20030063641A (ko) 2003-07-31
KR100456579B1 true KR100456579B1 (ko) 2004-11-09

Family

ID=19718773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0003871A KR100456579B1 (ko) 2002-01-23 2002-01-23 마스크 롬 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US6855993B2 (ko)
KR (1) KR100456579B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781289B1 (en) * 2007-05-03 2010-08-24 National Semiconductor Corporation Method for fabricating higher quality thicker gate oxide in a non-volatile memory cell and associated circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269976A (ja) * 1988-09-05 1990-03-08 Nec Corp 半導体記憶装置およびその製造方法
US5384478A (en) * 1993-07-28 1995-01-24 United Microelectronics Corporation Mask ROM process
KR100252899B1 (ko) * 1998-03-23 2000-04-15 김영환 마스크 롬 및 그 제조방법
KR20000076517A (ko) * 1999-05-10 2000-12-26 윤종용 반도체 소자의 마스크 롬 및 그 제조방법
US6200861B1 (en) * 1999-03-26 2001-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating high density multiple states mask ROM cells

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210042A (en) * 1983-09-26 1993-05-11 Fujitsu Limited Method of producing semiconductor device
US5429967A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Process for producing a very high density mask ROM
KR0135047B1 (ko) * 1994-06-30 1998-04-20 문정환 반도체 읽기 전용 기억 장치의 코딩 방법
US5589414A (en) * 1995-06-23 1996-12-31 Taiwan Semiconductor Manufacturing Company Ltd. Method of making mask ROM with two layer gate electrode
KR100289813B1 (ko) * 1998-07-03 2001-10-26 윤종용 노아형플렛-셀마스크롬장치
KR20000007651A (ko) 1998-07-06 2000-02-07 윤종용 반도체 제조설비의 웨이퍼트랜스퍼
US6395606B1 (en) * 1999-07-21 2002-05-28 Advanced Micro Devices, Inc. MOSFET with metal in gate for reduced gate resistance
US6648289B2 (en) * 2001-07-31 2003-11-18 Ge Medical Systems Global Technology Company, Llc Mechanism for horizontal adjustability of operator panel on scanner

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269976A (ja) * 1988-09-05 1990-03-08 Nec Corp 半導体記憶装置およびその製造方法
US5384478A (en) * 1993-07-28 1995-01-24 United Microelectronics Corporation Mask ROM process
KR100252899B1 (ko) * 1998-03-23 2000-04-15 김영환 마스크 롬 및 그 제조방법
US6200861B1 (en) * 1999-03-26 2001-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating high density multiple states mask ROM cells
KR20000076517A (ko) * 1999-05-10 2000-12-26 윤종용 반도체 소자의 마스크 롬 및 그 제조방법
KR100346834B1 (ko) * 1999-05-10 2002-08-03 삼성전자 주식회사 반도체 소자의 마스크 롬 및 그 제조방법

Also Published As

Publication number Publication date
US20050124122A1 (en) 2005-06-09
US20030139013A1 (en) 2003-07-24
KR20030063641A (ko) 2003-07-31
US7259070B2 (en) 2007-08-21
US6855993B2 (en) 2005-02-15

Similar Documents

Publication Publication Date Title
KR100381953B1 (ko) 노어형 플래시 메모리 소자의 제조방법
KR100368594B1 (ko) 스플릿 게이트형 플래쉬 메모리소자
US20080315281A1 (en) Flash Memory Device and Method of Manufacturing the Same
KR20020029205A (ko) 플레시 메모리 장치 형성방법
US7462537B2 (en) Fabricating method of an non-volatile memory
KR100854504B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
KR100456579B1 (ko) 마스크 롬 장치 및 그 제조 방법
KR100456581B1 (ko) 플랫 셀 마스크 롬 장치의 제조 방법
KR100579850B1 (ko) 모스 전계효과 트랜지스터의 제조 방법
KR100707538B1 (ko) 반도체 소자의 제조방법
KR100521378B1 (ko) 반도체 장치의 게이트 절연막 및 그 형성 방법
US7442980B2 (en) Anti-punch-through semiconductor device
KR20050067485A (ko) 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법
KR20050023650A (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR100529649B1 (ko) 비휘발성 반도체 메모리 소자의 제조 방법
KR20000044855A (ko) 플래쉬 메모리 소자의 제조 방법
KR20030001912A (ko) 플래쉬 메모리 셀의 제조 방법
KR100632641B1 (ko) 플래시 메모리 셀 제조 방법
KR100277893B1 (ko) 비휘발성 메모리소자의 제조방법
KR100862145B1 (ko) 플래쉬 메모리 소자 및 그 제조방법
KR100358140B1 (ko) 플래쉬메모리제조방법
KR100751685B1 (ko) 게이트 형성 방법
KR100628245B1 (ko) 플래시 메모리 소자의 제조방법
KR100231731B1 (ko) 반도체 소자의 제조방법
KR20050114989A (ko) 반도체 소자의 모스 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091016

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee