KR20000076517A - 반도체 소자의 마스크 롬 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 매몰형 불순물확산영역들 간의 간격을 효과적으로 줄일 수 있는 마스크 롬 및 그 제조방법에 관한 것이다. 게이트 절연막을 반도체 기판 상에 형성한다. 게이트 절연막 상에 소정 간격으로 이격되어 서로 평행하도록 배열되며 일방향으로 신장하는 막대모양의 도전층 패턴들을 형성한다. 도전층 패턴들을 마스크로 한 이온주입을 행함으로써 이들 사이의 반도체 기판 표면 근방에 매몰 불순물확산영역들을 형성한다. 결과물 기판 전면 상에 워드 라인 형성을 위한 도전층을 형성한 후, 도전층과 그 하부에 적층되어 있는 도전층 패턴을 차례대로 식각함으로써 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타방향으로 신장하는 막대모양의 워드 라인들과, 매몰 불순물확산영역 사이의 채널 영역과 워드 라인이 중첩하는 영역에 워드 라인과 저항성 접촉을 이루는 고립된 모양의 패드 도전층을 형성한다.

Description

반도체 소자의 마스크 롬 및 그 제조방법{Mask ROM of semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 매몰형 불순물확산영역들 간의 간격을 효과적으로 줄일 수 있는 마스크 롬 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 패턴 피치(pattern pitch)의 스케일 다운(scale-down), 즉 회로선폭의 하향화는 주요 관심사의 하나이다. 이러한 회로 선폭(line/space)의 감소는 칩(chip) 면적의 감소를 목적으로 하며, 이는 동일 생산능력으로 많은 양의 다이(die)를 제조할 수 있기 때문이다. 이러한 장점에도 불구하고 상기 회로선폭의 크기 감소는 많은 문제점 및 단점을 유발함으로써 생산력 극대화에 많은 저해요소로 작용하고 있다. 예를 들면, 선폭의 감소는 트랜지스터의 전류 구동 능력을 향상시킴에 따라 낮은 동작전압에서도 칩을 동작시키며, 다이렉트 커패시턴스(direct capacitance)의 감소로 고속동작이 용이한 장점이 있으나, 선폭의 감소로 인한 저항의 증대, 프린즈 커패시턴스(fringe capacitance)의 증대, 공정 마아진 감소에 따른 수율 감소 및 불안정을 초래하며, 특히 트랜지스터의 채널 길이의 감소에 의한 기판 전류의 증대, 게이트 산화막의 두께 감소로 인한 핫 캐리어 효과(hot carrier effect)와 같은 신뢰성 문제가 대두된다.
도 1은 일반적인 NOR형 마스크 롬의 셀 어레이부를 도시한 평면도이고, 도 2 내지 도 5는 상기 도 1의 2-2'선, 3-3'선, 4-4'선 및 5-5'선을 각각 잘라본 단면도들이다.
도 1에 있어서, 도면부호 "P1"은 매몰 불순물확산영역을, "P2"는 워드 라인 (즉, 게이트 전극)을, 그리고 "P3"는 금속 배선을 나타내며, "P4"는 채널영역의 문턱전압 조절을 위한 (즉, 프로그래밍을 위한) 마스크 패턴을 나타낸다.
매몰 불순물확산영역(P1)들은 일정한 간격으로 서로 이격되어 있으며, 서로에 대해 평행하도록 배치되어 있다. 워드 라인(P2)들은 상기 매몰 불순물확산영역(P1)들과는 직교하고, 일정한 간격으로 서로 이격되어 있으며, 서로에 대해서 평행하도록 배치되어 있다. 금속 배선(P3)들은 상기 매몰 불순물확산영역(P1)들 상부에 이들과 평행하게 배치되어 있다. 채널영역의 문턱전압 조절을 위한 마스크 패턴(P4)들은 프로그래밍이 필요한 지정 셀의 채널영역 상에 배치되어 있다. 상기 매몰 불순물확산영역(P1)은 셀 트랜지스터의 소오스/드레인 및 비트 라인으로 작용한다.
도 1을 참조했을 때, 각 셀들은 워드 라인(P2)을 따라 형성되며, 매몰 불순물확산영역(P1)과 워드 라인(P2)이 중첩된 부분은 소오스/ 드레인이 되고, 상기 매몰 불순물확산영역(P1)과 중첩되지 않는 워드 라인(P2) 하부가 채널영역이 된다.
도 2 내지 도 5에 있어서, 도면부호 "10"은 반도체 기판을, "11"는 매몰 불순물확산영역을, "12"는 게이트 절연막을, "14"은 워드 라인(즉, 게이트 전극)을, "16"은 게이트 전극 보호를 위한 절연막을, "18"은 층간 절연막을, "20"는 금속 배선을, 그리고 "22"는 금속 배선 보호를 위한 절연막을 나타낸다. 도 2에서 +로 표시된 영역(24)은 프로그래밍이 필요한 지정 채널영역에 문턱전압 조절을 위한 불순물 이온이 주입된 모습을 표시한다.
워드 라인(14)과 중첩되는 매몰 불순물확산영역(11)이 각 셀 트랜지스터의 소오스/ 드레인이 되며, 매몰 불순물확산영역(11)들 사이 및 워드 라인(14) 하부가 셀 트랜지스터의 채널영역이 된다.
언급한 마스크 롬의 집적도를 높이기 위해서는, 이를 구성하는 셀 트랜지스터들이 차지하는 면적을 줄이는 것이 중요하다. 이를 위해서는, 도 1의 평면도를 참조했을 때, 매몰 불순물확산영역(도 1의 P1)의 피치와 워드 라인(도 1의 P2)의 피치를 줄여야 한다. 그러나, 이 경우, 고려해야할 사항이 몇 가지 있는데, 이를 살펴보면 아래와 같다.
먼저, 매몰 불순물확산영역의 피치를 축소할 경우엔, 채널영역의 길이가 감소하는 것을 고려해야 한다. 즉, 매몰 불순물확산영역의 피치 축소가 사진 식각 기술로 가능하다 할지라도 셀 트랜지스터의 펀치 스루우(punch-through) 마아진을 확보할 수 있다는 것이 전제되어야 한다. 이와 달리, 워드 라인의 피치를 축소할 경우엔, 채널영역의 폭이 감소하는 것을 고려해야 한다. 즉, 워드 라인의 피치 축소가 사진 식각 기술로 가능하다 할지라도 채널영역의 폭 감소에 따라 드레인 전류가 감소하는 것을 고려해야 한다.
드레인 전류의 감소는 비트 라인의 센싱 마아진을 확보해야하는 등의 다른 설계적 고려가 수반되어야 한다는 점을 고려했을 때, 셀 트랜지스터의 펀치 스루우 마아진이 확보될 수 있다면 매몰 불순물확산영역의 피치를 축소하는 것이 바람직하며, 칩 설계상 장점이 많다.
도 6 내지 도 8은 매몰형 불순물확산영역을 갖는 마스크 롬을 제조하는 종래의 방법을 설명하기 위해 도시한 단면도들이다.
반도체 기판(30)의 소자분리 영역(셀 어레이 영역과 주변회로 영역 사이 및 p-채널 영역과 n-채널 영역 사이)에 통상적인 소자분리 공정을 이용하여 필드 산화막(34)을 형성한다. 이후, 얇은 산화막(36)을 기판 전면에 성장시키고, 그 위에 포토레지스트를 도포하고 현상하여 매몰 불순물확산영역 형성을 위한 포토레지스트 패턴(38)을 형성한 후, 이 포토레지스트 패턴(38)을 마스크로 하여 불순물이온(40)을 주입함으로써 셀 어레이 영역에 매몰 불순물확산영역(42)을 형성한다. 이때, 상기 포토레지스트 패턴(38)은 주변회로 영역을 완전히 덮으며 셀 어레이 영역에서는 매몰 불순물확산영역이 형성될 영역만 노출시키는 모양으로 형성된다 (도 6).
상기 매몰 불순물확산영역(42)은 셀 트랜지스터의 소오스/ 드레인 및 비트 라인이 되는 영역으로, 앞서 언급했듯이 현재의 사진 식각 기술로 얻을 수 있는 최소의 피치를 갖으면서도 펀치 스루우 마아진 확보가 관건이다. 이를 위해서는, 상기 매몰 불순물확산영역(42)을 형성할 때, 매몰 불순물확산영역(42) 자체의 크기보다는 매몰 불순물확산영역(42)들 사이의 간격을 크게 해 주는 것이 중요하다.
고집적화를 목적으로 개별 셀들의 축소를 위해 디자인 룰을 작게 하면 할수록, 사진 식각 기술의 여러 가지 한계에 의해, 포토레지스트 패턴(38)의 바(Bar; "B"로 표시)의 크기(채널영역의 길이를 결정함)는 축소된다. 즉, 최소 디자인 룰을 이용한 사진 기술은 해상도가 현격히 떨어짐으로 해서 포토레지스트가 없어져야할 매몰 불순물확산영역 상에 그 잔유물이 남게되며, 이를 없애기 위해 과다 노광 (over-expose)을 진행함에 따라 스페이스(Space; "S"로 표시)의 크기 (매몰 불순물확산영역의 크기를 결정함)의 비율은 더 커지지만, 반면에 바의 크기는 원하는 크기보다 더 감소하기 때문이다. 따라서, 펀치 스로우 마아진 확보를 위한 매몰 불순물확산영역(42)들 사이의 간격을 확보하기 위해서는 사진식각 기술의 한계 치 이상의 크기로 상기 바 크기를 결정하여야 하는데, 이는 셀 사이즈를 축소하는데 커다란 방해요소가 된다.
계속해서, 상기 포토레지스트 패턴(도 6의 38)을 제거한 후, 희생산화 공정을 진행하고, 게이트 절연막(37)을 형성한다. 이후, 셀 어레이 영역에는 워드 라인(44)을 형성하고, 주변회로 영역에는 주변회로를 구성하는 소자의 게이트(48)를 형성한 후(도 7), 결과물 기판 전면 상에 제1 절연막(56)을 형성하고, 주변회로를 구성하는 소자의 불순물 확산영역들(55 및 57)과 각각 접속하는 전극들(58 및 60)을 형성한 후, 제2 절연막(62)를 최종적으로 형성한다(도 8).
도 6 내지 도 8에서 미설명된 도면부호 "32"는 N 웰을, "46 및 50"은 캡핑층을, 그리고 "52"는 스페이서를 나타낸다.
여기에서 앞서 도 8에서 설명한 바와 같이, 펀치스루우 마아진 확보를 위한 매몰 불순물확산영역들 사이의 간격은 사진식각 기술의 한계에 의해 제한을 받게되나, 또 다른 요소로서 불순물 확산영역들의 과다확산이 문제가 된다.
이를 상세하게 설명하면, 매몰 불순물확산영역 간의 간격을 축소하는 것을 저해하는 요인으로 매몰 불순물확산영역의 오토 도핑(auto doping)과 OED(oxidation enhanced diffusion) 현상이 있다. 이 중, 오토 도핑은 불순물의 활성율 차이에 의해 불순물확산영역이 자체적으로 확산하는 현상을 말한다. 도 6을 참조하면, 매몰 불순물확산영역(42)을 게이트 절연막(37)과 워드 라인(즉, 게이트)(44) 형성 이전에 형성함으로써 상기 매몰 불순물확산영역(42) 내의 불순물이 후속으로 진행되는 게이트 절연막 형성시 공급되는 열 에너지에 의해 채널영역 쪽으로 확산하여 결과적으로 채널영역의 길이를 감소시킨다. 통상, N형 불순물의 경우 동일 조건에서 P형 불순물에 대비 활성율(activation rate)이 떨어지는데, 1015이온/㎠ 이상의 높은 도핑 농도에서는 작은 활성율의 차이에도 충분한 오토 도핑(auto doping)이 발생하여, 예컨대 N형 불순물이 도핑된 매몰 불순물확산영역의 경우, 게이트 절연막 형성시 공급되는 열 에너지에 의해 그 내부에 도핑되어 있는 N형 불순물들이 채널영역 쪽으로 확산되는 현상이 발생한다.
또한, 매몰 불순물확산영역(42)을 먼저 형성한 후 게이트 절연막(37)을 형성하는 종래의 경우, 게이트 절연막(37) 형성시, 세그리게이션 펙터(segregation factor)에 의한 OED(oxidation enhanced diffusion) 현상에 의해, N형 불순물을 기판 쪽으로 빠르게 확산시키므로 N형 불순물로 된 매몰 불순물확산영역을 채널영역쪽으로 확장시킨다.
상기 두 경우의 확산은, 모두, 매몰 불순물확산영역을 게이트 절연막을 형성하기 전에 형성하는데서 비롯한다.
본 발명의 목적은 매몰 불순물확산영역의 과다확산을 억제함으로써 펀치 스루우 마아진을 확보하면서도 매몰 불순물확산영역 간의 간격을 사진 식각 공정의 한계치로 최소화할 수 있는 마스크 롬 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 마스크 롬을 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
도 1은 일반적인 NOR형 마스크 롬의 셀 어레이 부를 도시한 평면도이다.
도 2 내지 도 5는 상기 도 1의 2-2'선, 3-3'선, 4-4'선 및 5-5'선을 각각 잘라본 단면도들이다.
도 6 내지 도 8은 매몰형 불순물확산영역을 갖는 마스크 롬을 제조하는 종래의 방법을 설명하기 위해 도시한 단면도들이다.
도 9는 본 발명의 일 실시예에 의한 NOR형 마스크 롬의 셀 어레이부를 도시한 평면도이다.
도 10 내지 도 13은 상기 도 9의 10-10'선, 11-11'선, 12-12'선 및 13-13'선을 각각 잘라본 단면도들이다.
도 14 내지 도 21은 본 발명의 일 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 22 내지 도 25는 본 발명의 일 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법에 있어서, 상기 도 18 내지 도 20의 공정, 즉 패드 도전층과 성장 절연막을 형성하는 공정을 더욱 상세하게 설명하기 위해 도시한 단면도들 이다.
도 26은 성장 절연막과 도전층 패턴 사이에 형성된 산화막의 오목한 형상을 보여주는 TEM(Transmission Electron Microscope) 사진이다.
도 27 내지 도 30은 본 발명의 다른 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, 도전층 패턴과 성장 절연막을 형성하는 공정을 보여준다.
도 31a 및 도 31b는 본 발명의 다른 실시 예에 의해 제조된 성장 절연막의 단면을 보여주는 TEM 사진으로써, 각각 도 13과 도 12에 대응하는 단면도이다.
도 32 내지 도 34는 본 발명의 또 다른 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명의 일 실시 예에 의한 마스크 롬은, 반도체 기판의 표면 근방에 형성되며, 셀 트랜지스터의 소오스/ 드레인 및 비트 라인으로 제공되는 소정 간격으로 이격되어 서로 평행하도록 배열되며 일 방향으로 신장하는 막대모양의 매몰 불순물확산영역들과, 상기 매몰 불순물확산영역 표면에 형성되며 그 가장자리에 뿔 모양의 산화막을 구비하는 모양인 성장 절연막과, 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 상기 매몰 불순물확산영역들과 직교하며, 소정 간격으로 이격되어 서로 평행하도록 배열되며 타 방향으로 신장하는 막대모양의 셀 트랜지스터의 게이트 전극으로도 제공되는 워드 라인들과, 상기 매몰 불순물확산영역들 사이의 채널영역과 상기 워드 라인과 중첩되는 영역에 고립된 모양으로 형성되며 상기 워드 라인과 저항성 접촉을 이루는 패드 도전층들을 구비하는 것을 특징으로 한다.
상기 워드 라인은 다결정 실리콘막과 금속 실리 사이드막이 적층된 폴리사이드로 되어 있고, 상기 패드 도전층은 300Å∼1,000Å 정도 두께의 다결정실리콘으로 되어 있으며, 상기 성장 절연막의 두께는 100Å∼1,000Å 정도이다.
또한, 상기 매몰 불순물확산영역은 고농도의 매몰 불순물확산영역과 저농도의 매몰 불순물확산영역이 중첩된 모양의 이중 확산된 드레인(DDD) 구조이며, 이중, 상기 고농도의 매몰 불순물확산영역은 1020원자/㎤ 정도의 농도로 되어 있다.
상기 다른 목적을 달성하기 위한, 본 발명의 일 실시 예에 의한 마스크 롬 제조방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 소정 간격으로 이격되어 서로 평행하도록 배열되며 일 방향으로 신장하는 막대모양의 도전층 패턴들을 형성하는 단계와, 상기 도전층 패턴들을 마스크로 한 이온주입을 행함으로써 이들 사이의 반도체 기판 표면 근방에 매몰 불순물확산영역들을 형성하는 단계와, 결과물 기판 전면 상에 워드 라인 형성을 위한 도전층을 형성한 후, 상기 도전층과 그 하부에 적층되어 있는 상기 도전층 패턴을 차례대로 식각함으로써 상기 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타 방향으로 신장하는 막대모양의 워드 라인들과, 상기 매몰 불순물확산영역 사이의 채널 영역과 상기 워드 라인이 중첩하는 영역에 상기 워드 라인과 저항성 접촉을 이루는 고립된 모양의 패드 도전층을 형성하는 단계를 구비한다.
상기 매몰 불순물확산영역들을 형성하는 단계는, 상기 도전층 패턴들을 마스크로 하여 결과물 기판 전면에 저농도의 불순물을 주입함으로써 상기 도전층 패턴들에 자기정합 되는 모양의 저농도의 매몰 불순물확산영역을 형성하는 공정, 상기 도전층 패턴 측벽에 스페이서를 형성함과 동시에 게이트 절연막을 제거함으로써 상기 저농도의 매몰 불순물확산영역을 부분적으로 노출시키는 공정 및 상기 도전층 패턴 및 스페이서를 마스크로 하여 결과물 기판 전면에 고농도의 불순물을 주입함으로써 상기 저농도의 매몰 불순물확산영역 내에 고농도의 매몰 불순물확산영역을 형성하는 공정으로 진행한다. 이때, 상기 고농도의 불순물을 주입하는 공정은 아세닉(As) 이온을, 40KeV 정도의 에너지로, 5.0E15 이온/㎠ 정도의 도우즈로 주입하는 공정이다.
상기 고농도의 매몰 불순물확산영역까지 형성한 후, 노출된 반도체 기판 표면을 산화하여 상기 고농도의 매몰 불순물확산영역 표면에 성장 절연막, 예컨대 100Å∼1,000Å 정도의 두께로 형성하는 단계를 더 행한다. 이때, 상기 도전층 패턴을 형성하는 단계는, 상기 게이트 절연막 상에 도전층 패턴을 형성하기 위한 도전물질층을 형성하는 공정과, 상기 도전물질층 상에 상기 도전층 패턴을 형성하기 위한 식각마스크층을 형성하는 공정과, 상기 식각마스크층 측벽에 스페이서를 형성하는 공정과, 상기 식각마스크층 및 스페이서를 마스크로 한 식각 공정으로 상기 도전물질층을 패터닝함으로서 도전층 패턴을 형성하는 공정으로 진행하는 것이 바람직하다.
상기 패드 도전층은 상기 워드 라인과 저항성 접촉을 이루는 도전 물질로 형성한다. 예컨대 상기 패드 도전층은 다결정실리콘으로 형성하고, 상기 워드 라인은 다결정 실리콘막과 금속 실리사이드가 적층된 폴리 사이드로 형성한다.
상기 다른 목적을 달성하기 위한, 본 발명의 다른 실시 예에 의한 마스크 롬 제조방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반사 방지막으로 제공될 수 있을 정도의 두께로 제1 다결정 실리콘층을 형성하는 단계와, 상기 제1 다결정실리콘층 상에 주변회로 영역은 완전히 덮고, 셀 어레이 영역은 매몰 불순물확산영역이 형성될 부분을 노출시키는 모양의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 한 이온주입을 행함으로써 상기 반도체 기판의 표면 근방에 셀 트랜지스터의 소오스/ 드레인 및 비트 라인으로 제공되는 소정 간격으로 이격되어 서로 평행하도록 배열되며 일 방향으로 신장하는 막대모양의 매몰 불순물확산영역들을 형성하는 단계와, 상기 포토레지스트 패턴을 제거한 후, 상기 제1 다결정실리콘층 상에 제2 다결정실리콘층과 실리사이드막을 차례대로 적층하는 단계와, 상기 제1 다결정실리콘층, 제2 다결정실리콘층 및 실리사이드막을 차례대로 식각함으로써 상기 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타 방향으로 신장하는 막대모양의 워드 라인들을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 제2 다결정 실리콘층까지 형성한 후, 결과물 표면상에 POCl3를 침적하여 상기 제1 다결정 실리콘층 및 제2 다결정 실리콘층에 도전성을 부여하는 공정을 더 행한다.
상기 게이트 절연막은 50Å∼150Å 정도의 두께로, 상기 제1 다결정 실리콘층은 100Å∼1,000Å 정도의 두께로, 상기 제2 다결정 실리콘층은 500Å∼1,500Å 정도의 두께로, 상기 실리 사이드막은 500Å∼2,000Å 정도의 두께로 형성한다.
따라서, 본 발명에 의하면, 셀 어레이 면적을 효과적으로 축소시킬 수 있으며, 워드 라인과 반도체 기판 사이의 기생 커패시턴스와, 매몰 불순물확산영역의 면저항과, 반도체 기판과 매몰 불순물확산영역 사이의 기생 정션 커패시턴스를 줄일 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시 예들에 의한 마스크 롬 및 그 제조방법을 더욱 상세하게 설명하고자 한다.
본 발명에서는 매몰 불순물확산영역의 과다 확산에 의해 채널영역의 길이가 감소되는 현상을 방지함으로써 매몰 불순물확산영역 간의 간격을 최소한으로 유지할 수 있는 마스크 롬과 그 제조방법에 대해 설명한다. 본 발명에 따르면, 채널영역의 길이가 0.15㎛ 정도인 고집적 셀 확보가 가능하다.
일 실시 예
먼저, 도 9는 본 발명의 일 실시 예에 의한 NOR형 마스크 롬의 셀 어레이 부를 도시한 평면도이고, 도 10 내지 도 13은 상기 도 9의 10-10'선, 11-11'선, 12-12'선 및 13-13'선을 각각 잘라본 단면도들이다.
도 9에 있어서, 도면부호 "P5"는 매몰 불순물확산영역을, "P6"는 패드 도전층을, "P7"은 워드 라인(즉, 게이트 전극)을, "P8"은 금속 배선을, "P9"는 채널영역의 문턱전압 조절을 위한(즉, 프로그래밍을 위한) 마스크 패턴을 나타낸다.
매몰 불순물확산영역(P5)들은 일 방향으로 신장하는 막대모양으로 일정한 간격으로 서로 이격되어 있으며 서로에 대해 평행하도록 배치되어 있다. 워드 라인(P7)들은 상기 매몰 불순물확산영역(P5)들과는 직교하고, 일정한 간격으로 서로 이격되어 서로에 대해 평행하도록 배치되어 있다. 패드 도전층(P6)은 상기 매몰 불순물확산영역(P5)들 사이의 영역에 상기 워드 라인(P7)과 중첩하며 고립된(island) 형태로 배치되어 있다. 금속 배선(P8)들은 상기 매몰 불순물확산영역(P5)들 상에 이들과 평행하도록 배치되어 있다. 채널 영역의 문턱전압 조절을 위한 마스크 패턴(P9)들은 프로그래밍이 필요한 지정 셀의 채널영역 상에 배치되어 있다.
매몰 불순물확산영역(P5)은 비트 라인으로 작용하며, 상기 워드 라인(P7) 중첩하는 매몰 불순물확산영역(P5)은 셀 트랜지스터의 소오스/ 드레인으로 작용한다. 각 셀 트랜지스터들은 워드 라인(P7)을 따라 형성되며, 워드 라인(P7)과 중첩하는 매몰 불순물확산영역(P5)이 셀 트랜지스터의 소오스/ 드레인이 되고, 상기 매몰 불순물확산영역(P5)과 중첩되지 않는 워드 라인 하부가 채널영역이 된다.
이하, NOR형 마스크 롬의 셀의 동작을 살펴본다.
프로그램된 데이터 값을 읽고자 하는 특정 셀과 연결된 비트 라인에는 0 ∼ 2V의 전압을 인가하고, 이와 이웃하는 비트 라인들은 접지 시키며, 상기 특정 셀의 워드 라인에 "하이(high)" 전압을 인가한다. 이때, 상기 특정 셀의 채널영역의 문턱전압의 값이 상기 하이 전압보다 높게 프로그램 되어 있으면 상기 특정 셀은 턴-오프가 되어 비트 라인의 방전을 방지하여 "오프(off)"로 판독되며, 상기 특정 셀의 채널영역의 문턱전압의 값이 상기 하이 전압보다 낮게 프로그램 되어 있으면 상기 특정 셀은 턴-온되어 "온(on)"으로 판독하게 된다. 각 비트 라인은 각 매몰 불순물확산영역의 끝 단부에 형성된 선택 트랜지스터(도시되지 않음)의 소오스와 연결되어 있고, 상기 선택 트랜지스터의 작용에 의해 매몰 불순물확산영역에 전압을 공급한다.
통상, 셀의 프로그램 상태는 각 셀의 채널영역의 문턱전압이 각 셀의 게이트 전극에 공급되는 전압보다 높은가 낮은가에 따라 2가지 상태로 구분되어진다. 이때, 각 셀의 채널영역의 문턱전압 조절은 도 9의 채널영역의 문턱전압 조절을 위한 마스크 패턴(P9)을 이용하여 행한다.
도 10 내지 도 13에 있어서, 도면부호 "70"은 반도체 기판을, "72"는 매몰 불순물확산영역을, "74"는 게이트 절연막을, "76"은 성장 절연막을, "78"은 패드 도전층을, "80"은 워드 라인(즉, 게이트)를, "82"는 게이트 보호를 위한 절연막을, "84"는 평탄화막을, "86"은 금속 배선을, "88"는 금속 배선 보호를 위한 절연막을 그리고 "90"은 프로그래밍으로서 특정 셀의 채널영역에 문턱전압 조절을 위한 불순물 이온이 주입된 영역을 나타낸다.
도 10 내지 도 13에 있어서, 워드 라인(80)과 중첩되는 매몰 불순물확산영역(72)이 각 셀의 소오스/ 드레인이 되며, 패드 도전층(78) 하부는 채널영역이 된다. 도 13을 참조하면, 매몰 불순물확산영역(72)은 상기 패드 도전층(78)에 자기정합적으로 형성되어 있으며, 상기 패드 도전층(78)의 폭에 의해 채널영역의 길이가 좌우됨을 알 수 있다.
패드 도전층(78)은 워드 라인(80)과 저항성 접촉(ohmic contact)을 이루는 물질로 구성한다. 예컨대, 상기 워드 라인(80)은 다결정 실리콘막과 금속 실리 사이드막이 적층된 폴리사이드로 형성하고, 상기 패드 도전층(78)은 다결정실리콘으로 형성한다. 이때, 상기 금속 실리사이드를 구성하는 금속은 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W) 또는 코발트(Co)등 이며, 상기 패드 도전층(78)은 300Å∼1,000Å 정도의 두께로 형성한다.
매몰 불순물확산영역(72)은 저농도의 매몰 불순물확산영역과 고농도의 매몰 불순물확산영역이 이중으로 형성되어 있는 이중 확산된 드레인(DDD) 구조로 되어 있다. 이때, 상기 고농도의 매몰 불순물확산영역은 1020원자/㎤ 정도의 농도로 도핑되어 있다. 본 발명의 일 실시예의 경우, 고농도의 매몰 불순물확산영역이 저농도의 매몰 불순물확산영역으로 에워싸져 있으므로 반도체 기판과 매몰 불순물확산영역 사이에 존재하게 되는 기생 정션 커패시턴스를 줄일 수 있으며, 고농도의 매몰 불순물확산영역을 1020원자/㎤ 정도의 고농도로 형성할 수 있으므로 매몰 불순물확산영역의 면 저항(sheet resistance)을 줄일 수 있다.
성장 절연막(76)은 매몰 불순물확산영역(72) 표면에 형성되어 있고, 게이트 절연막(74)은 매몰 불순물확산영역(72)들 사이의 반도체 기판 표면에 형성되어 있다. 상기 성장 절연막(76)과 게이트 절연막(74)은 모두 실리콘 입자와 산소 입자가 결합하여 형성된 실리콘 다이 옥사이드(silicon dioxide)로 구성되어 있고, 그 각각의 두께는 100Å∼1,000Å과 50Å∼150Å 정도이다. 이때, 상기 성장 절연막(76)은 상기 매몰 불순물확산영역(72) 전 표면에 형성될 수 있거나, 워드 라인에 의해 덮혀진 부분의 매몰 불순물확산영역(72) 표면에만 형성될 수 있다. 이러한 성장 절연막(76)의 최종적인 모양은 워드 라인까지 형성한 후 진행되는 후속 식각 공정에 의해 좌우되며, 상기 성장 절연막(76)이 적어도 매몰 불순물확산영역(72)과 워드 라인(80) 사이에만 존재한다면 매몰 불순물확산영역(72)과 워드 라인(80) 사이에 존재하는 기생 커패시턴스를 줄일 수 있는 효과를 달성할 수 있다.
도시되지 않았지만, 상기 매몰 불순물확산영역(72)들 사이의 영역 중 상기 패드 도전층(78)과 중첩하지 않는 영역에는 셀 트랜지스터간의 아이솔레이션을 강화하기 위한 셀 격리 불순물층이 형성되어 있다.
도 14 내지 도 21은 본 발명의 일 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다. 이하, 소개되는 도면들에 있어서, 동일한 참조부호는 동일 부재를 나타내며, 반도체 기판 및 불순물확산영역 등을 N형 또는 P형 등으로 설명할 때, 이는 본 발명의 일 실시예를 설명하기 위하여 예를 든 것일 뿐이며, 상세한 설명에 개시된 수치에 의해 발명의 권리 범위가 제한되는 것을 의미하는 것은 아니다.
먼저, 도 14를 참조하면, P형 반도체 기판(또는 P형 웰)(90) 표면에 패드 산화막(92)과 실리콘 나이트라이드막(94)을 차례대로 적층한 후, 상기 실리콘 나이트라이드막(94) 상에 소자분리영역 (셀 어레이 영역 ("셀"로 표시)과 주변회로 영역 ("n-채널" 및 "p-채널"로 표시) 사이의 영역과 n-채널과 p-채널 사이의 영역)을 노출시키는 창을 갖는 제1 포토레지스트 패턴(96)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(96)을 식각마스크로 하여 상기 실리콘 나이트라이드막(94)을 식각함으로써 소자분리영역의 패드 산화막(92)을 노출시킨다. 이때, 셀 어레이 영역은 전면 활성영역으로 지정되어 상기 실리콘 나이트라이드막(94)에 의해 보호된다.
도 15를 참조하면, 산화공정을 실시하여 소자분리영역에 필드산화막(98)을 형성함으로서 활성영역과 비활성 영역 (필드산화막(98)이 형성된 영역)을 규정한 후, 결과물 기판 전면에 n-채널 필드 (셀 어레이 영역과 n-채널 영역)의 아이솔레이션을 강화시키기 위해, 예컨대 보론(B)이온과 같은 P형 불순물(100)을 130KeV의 에너지로 1.0E13 이온/㎠의 도우즈로 주입한다. 이때, 필드산화막(98)은 상기 이온주입 공정 시 자기정렬 마스크로 이용된다. 이후, 계속해서 n-채널 영역의 문턱전압을 조절하기 위해, 예컨대 이불화 보론(BF2)와 같은 불순물을 50KeV의 에너지로 2.4E12 이온/㎠의 도우즈로 주입한다.
도 16을 참조하면, 셀 어레이 영역과 n-채널 영역을 덮는 제2 포토레지스트 패턴(102)을 형성한 후, p-채널 영역에 N웰(106)을 형성하기 위해, 예컨대 인(Ph)과 같은 N형 불순물(104)을 800KeV의 에너지로 주입하고, 계속해서, p-채널 필드 (p-채널 영역)의 아이솔레이션을 강화시키기 위해, 예컨대 인(Ph)와 같은 N형 불순물을 280KeV의 에너지로 주입(미도시)한다. 이후, N웰의 벌크 펀치 스루우(bulk punch through)방지를 위한 채널 장벽층(미도시)을 아세닉(As)과 같은 N형 불순물을 180KeV의 에너지로 주입하여 형성한 후, p-채널 영역의 문턱전압을 조절하기 위해, 예컨대 이불화 보론(BF2)과 같은 불순물을 50KeV의 에너지로 주입(미도시)한다.
도 17을 참조하면, 상기 제2 포토레지스트 패턴을 제거한 후, 셀 어레이 영역만을 노출시키는 모양의 제3 포토레지스트 패턴(108)을 형성하고, 셀 영역의 문턱전압을 조절하기 위하여, 이불화 보론(BF2)와 같은 불순물(110)을 50KeV의 에너지 2.5E12 이온/㎠의 도우즈로 주입한다.
도 15 내지 도 17에서 설명한 불순물 주입 공정 순서와, 불순물의 종류, 주입 에너지 및 도우즈는 개시된 대로만 진행되지 않고, 여러 가지 상황 및 원하는 소자의 전기적 특성을 고려하여 임의대로 조절될 수 있음은 물론이다.
도 18을 참조하면, 상기 제3 포토레지스트 패턴(도 17의 108)과 패드 산화막(도 17의 92)을 제거한 후, 결과물 기판 전 표면에 희생 산화막을 형성하였다가 제거하는 희생산화 공정을 진행하여 반도체 기판 표면에 형성되어 있을지도 모를 결함(defect)들을 제거한다. 이어서, 결과물 기판 전면 상에, 예컨대 실리콘 다이 옥사이드로 된게이트 절연막(112)을, 예컨대 50Å∼150Å 정도의 두께로 형성한 후, 예컨대 다결정실리콘을 200Å∼1,500Å 정도의 두께로 증착함으로써 패드 도전층 형성을 위한 도전물질층(이후의 공정에 의해 도면부호 "114a" 및 "114b"가 됨)을 형성한다. 계속해서, 상기 도전물질층 상에 실리콘 나이트라이드와 같은 물질로 된 제1 식각마스크층(116)을 형성한 후, 상기 도 9의 도면부호 "P5" 모양의 패턴이 그려진 마스크(미도시)를 사용한 사진 식각 공정을 행하여 상기 제1 식각마스크층 및 그 하부에 적층되어 있는 도전물질층을 패터닝함으로써 셀 어레이 영역에서는 일방향 (도 9를 참조하면, 세로 방향)으로 신장하는 막대모양의 도전층 패턴(114b)을 형성하고, 주변회로 영역에서는 주변회로 영역 전체를 덮는 모양의 도전 차단층(114a)을 형성한다. 이때, 상기 식각 공정은 게이트 절연막(112)의 두께 손실을 최소화할 수 있도록 진행함이 바람직하다.
이후, 결과물 기판 전면에, 예컨대 아세닉(As)과 같은 N형 불순물을 60KeV의 에너지로 1.6E13 이온/㎠ 도우즈로 주입하여 상기 도전층 패턴(114b) 사이의 반도체 기판 표면 근방에 상기 도전층 패턴(114b)에 자기정합되는 저농도의 매몰 불순물확산영역(120)을 형성한다. 따라서, 상기 저농도의 매몰 불순물확산영역(120)은,도 9를 참조했을 때, 세로 방향으로, 즉 도전층 패턴(114b)과 평행하는 방향으로 신장하는 막대모양으로 형성된다.
도 19를 참조하면, 예컨대 100Å∼500Å 두께의 실리콘 나이트라이드를 결과물 기판 전면에 침적한 후 이를 에치백하여 상기 도전층 패턴(114b) 측벽에 스페이서(122)를 형성한다. 이때, 상기 에치백 시, 후속공정인 고농도의 매몰 불순물확산영역을 위한 이온주입의 도핑 균일도(doping uniformity)를 개선하기 위하여 과식각(overetch)을 실시하여 잔류 게이트 절연막을 제거함으로써 반도체 기판을 노출시킨다. 이후, 예컨대 아세닉(As)과 같은 N형 불순물을 40KeV의 에너지로 1.0E15∼5.0E15 이온/㎠ 도우즈로 주입하여 상기 저농도의 매몰 불순물확산영역(120) 내에 고농도의 매몰 불순물확산영역(126)을 형성한다. 이때, 고농도의 매몰 불순물확산영역(126)은 상기 스페이서(122)에 자기정합된다.
고농도의 매몰 불순물확산영역(126) 형성을 위한 이온 주입 전에 게이트 절연막을 식각하여 반도체 기판을 노출시키는 것은, 상기 이온 주입 시 주입에너지의 강도를 낮춤으로써 불순물 이온의 횡적 스캐터링(lateral scattering)에 따른 채널영역의 길이 감소를 막기 위해서 이다. 바람직한 이온주입 조건은 전기한 바와 같이, 아세닉 이온을 40KeV 에너지, 5.0E15 이온/㎠의 도우즈로 주입하는 것으로, 종래에는, 높은 주입에너지에 따른 불순물 이온의 횡적 스캐터링에 의해 매몰 불순물확산영역이 확장되는 것을 막기 위해, 본 발명의 일 실시 예에서보다 낮은 불순물 도우즈, 예컨대 1.0E15 이온/㎠ 정도의 도우즈로 불순물 이온을 주입하였다. 따라서, 본 발명의 일 실시 예에 의하면, 고농도의 매몰 불순물확산영역(126)의 불순물 농도를 높일 수 있으므로 (본 발명의 일 실시 예에 의하면, 고농도 매몰 불순물확산영역의 농도는 1020원자/㎤ 정도가 된다) 매몰 불순물확산영역(128)의 면 저항을 줄일 수 있다.
본 발명의 일 실시 예에 의하면, 게이트 절연막(112)을 형성한 후 셀 트랜지스터의 매몰 불순물확산영역(128)을 형성함으로써, 첫째, 게이트 절연막(112) 형성시 제공되는 열 에너지에 의해 매몰 불순물확산영역 내의 불순물 이온의 확산되는 현상을 방지할 수 있을 뿐만 아니라, 둘째, 게이트 절연막(112) 형성시 OED(Oxidation Enhanced Diffusion) 현상에 의해 N형의 매몰 불순물확산영역 내의 불순물 이온이 기판 쪽으로 확산되는 현상을 방지할 수 있으므로, 매몰 불순물확산영역(128) 사이의 간격을 사진식각 공정의 한계치로 최소화할 수 있다.
또한, 매몰 불순물확산영역(128)을 저농도의 매몰 불순물확산영역(120)이 고농도의 매몰 불순물확산영역(126)을 에워싸는 형태, 즉 DDD 형태로 형성함으로써 반도체 기판(90)과 매몰 불순물확산영역(128) 사이의 기생 정션 커패시턴스를 줄일 수 있다.
도 20을 참조하면, 노출된 상기 고농도의 매몰 불순물확산영역(126) 표면에 산화막을 성장시킴으로써 실리콘 다이옥사이드로 된 성장 절연막(130)을 형성한다. 상기 성장 절연막(130)은 매몰 불순물확산영역 형성을 위한 이온주입 공정에 의해 격자 손상이 어느 정도 있는 기판 상에 형성되므로 그렇지 않은 경우 보다 그 성장속도가 빠르다. 본 발명의 일 실시 예에서는 상기 성장 절연막을 100Å∼1,000Å 정도의 두께로 형성한다. 이때, 도전층 패턴(114b)의 측벽 및 상부는 스페이서(도 19의 122) 및 제1 식각 마스크층(도 19의 116)에 의해 캡핑(capping)되어 있으므로 산화막 성장은 거의 무시된다. 이후, 실리콘 나이트라이드에 식각 선택비가 높은 인산을 사용하여 상기 스페이서와 제1 식각마스크층을 완전히 제거한다.
이어서, 결과물 기판 전면 상에 상기 도전층 패턴(114b)과 저항성 접촉(ohmic contact)을 이루는 도전 물질, 예컨대 다결정실리콘막(132)과 금속 실리사이드막(134)이 적층된 형태의 폴리사이드를 적층하여 워드 라인 형성을 위한 도전물질층을 형성한 후, 그 상부에 제2 식각마스크층(136)을 형성한다. 이때, 상기 도전층 패턴(114b)를 구성하는 다결정실리콘막과 상기 워드 라인 형성을 위한 도전물질층을 구성하는 다결정 실리콘막에 도전성을 부여하기 위해, 상기 다결정식리콘막(132) 증착 후에, 예컨대 POCl3와 같은 불순물을 침적하여 불순물 이온을 도핑한다. 이때. 주변회로 영역은 다결정실리콘막이 이중으로 적층되어 있는 것을 제외하고는 종래의 구조와 차이가 없다.
도 21을 참조하면, 상기 도 9의 도면부호 "P7" 모양의 패턴이 그려진 마스크(미도시)를 사용한 사진식각 공정을 행하여 상기 제2 식각마스크층(136) 및 그 하부에 적층되어 있는 상기 워드 라인 형성을 위한 도전물질층과 도전층 패턴(114b)을 차례대로 식각함으로써, 상기 매몰 불순물확산영역(128)과 직교하며 타방향 (도 9를 참조했을 때, 가로 방향)으로 신장하는 막대모양의 워드 라인(138)과, 매몰 불순물확산영역(128) 사이의 반도체 기판과 상기 워드 라인(138)이 중첩되는 영역, 즉 채널 영역에 고립된 모양으로 존재하는 패드 도전층(114c)을 형성한다. 이때, 상기 패드 도전층(114c)는 상기 워드 라인(138)과 동일한 식각 공정에 의해 형성되므로, 상기 워드 라인(138)에 자기정합되고, 상기 워드 라인(138)은 셀 트랜지스터의 게이트 전극으로도 제공된다.
상기 워드 라인(138) 형성을 위한 사진식각 시, 주변회로 영역에는 주변회로 소자를 구성하는 NMOS의 게이트(140) 및 PMOS의 게이트(142)가 동시에 형성된다.
이후, 워드 라인과 패드 도전층 측벽에 절연막 스페이서 (미도시)를 형성하고, 계속해서, 매몰 불순물확산영역 및 워드 라인이 형성되지 않은 영역의 반도체 기판 표면 근방에 반도체 기판과 동일한 도전형의 불순물 이온을 주입하여 셀 격리 불순물층(미도시)을 형성하고, 셀 프로그램을 위한 이온주입을 행한다.
도 22 내지 도 25는 본 발명의 일 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법에 있어서, 상기 도 18 내지 도 20의 공정, 즉 패드 도전층과 성장 절연막을 형성하는 공정을 더욱 상세하게 설명하기 위해 도시한 단면도들 이다.
먼저, 도 22를 참조하면, 게이트 절연막(112)을 형성하고, 다결정실리콘을 증착함으로써 패드 도전층 형성을 위한 도전물질층을 형성한 후, 상기 도전물질층 상에 실리콘 나이트라이드로 된 제1 식각마스크층(116)을 형성한다. 이후, 상기 제1 식각마스크층(116)을 마스크로 사용한 식각 공정을 행하여 상기 도전물질층을 패터닝함으로써 셀 어레이 영역에서는 일방향(도 9를 참조하면, 세로 방향)으로 신장하는 막대모양의 도전층 패턴(114b)을 형성한다. 이때, 상기 식각 공정은 게이트 절연막(112)의 두께 손실을 최소화할 수 있도록 진행함이 바람직하다.
도 23을 참조하면, 결과물 기판 전면에, 예컨대 100Å∼500Å 두께의 실리콘 나이트라이드를 침적한 후 이를 에치백하여 상기 도전층 패턴(114b) 및 제1 식각마스크층(116)의 측벽에 스페이서(122)를 형성한다. 이후, 예컨대 아세닉(As)과 같은 N형 불순물을 1.0E15∼5.0E15 이온/㎠ 도우즈로 주입하여 매몰 불순물확산영역(128)을 형성한다.
도 24를 참조하면, 노출된 상기 매몰 불순물확산영역(128) 표면에 산화막을 성장시킴으로써 실리콘 다이옥사이드로 된 성장 절연막(130)을 형성한다. 상기 성장 절연막(130)은 매몰 불순물확산영역 형성을 위한 이온주입 공정에 의해 격자 손상이 어느 정도 있는 기판 상에 형성되므로 그렇지 않은 경우 보다 그 성장속도가 5∼6배정도 빠르다. 이때, 제1 식각마스크층(116)과 스페이서(122)는 상기 성장 절연막(130) 형성 시 도전층 패턴(114b) 주변에 산화막에 성장하는 것을 억제하는 역할을 한다.
도 25를 참조하면, 실리콘 나이트라이드에 식각 선택비가 높은 인산을 사용하여 상기 스페이서(도 24의 122)와 제1 식각마스크층(도 24의 116)을 완전히 제거한다. 이어서, 결과물 기판 전면 상에 상기 도전층 패턴(114b)과 저항성 접촉을 이루는 도전 물질, 예컨대 다결정실리콘막과 금속 실리사이드막이 적층된 형태의 폴리사이드를 적층하여 워드 라인 형성을 위한 도전물질층을 형성한 후, 이를 패터닝하여 워드 라인(138)을 형성한다.
도 22 내지 도 25에 설명한 공정에 의하면, 성장 절연막(130)은 상기 스페이서(122)에 의해 도전층 패턴(114b)와 소정 거리 이격된 상태로 형성되는데, 이에 의해, 워드 라인(132)과 매몰 불순물확산영역(128) 사이의 산화막은 질적인 면에서나 두께에 있어서 취약한 구조를 가지므로 전류의 누설(leakage)을 유발한다. 이러한 전류의 누설은 수율 감소 뿐만 아니라 진행성 불량을 유발함으로써 제조 과정 중에 스크린(screen)이 되지 않고 출하 후 불량이라는 원하지 않은 결과를 초래한다.
이에 대해 보다 자세히 설명하기 위해, 도 26을 참조한다.
도 26은 성장 절연막과 도전층 패턴 사이에 형성된 산화막의 오목한 형상을 보여주는 TEM(Transmission Electron Microscope) 사진으로, 도전층 패턴과 이의 가장자리와 이격되어 형성된 성장 절연막 사이의 산화막이 오목하게 얇아져 있는 상태에서 워드 라인을 위한 다결정실리콘이 적층되어 있다.
성장 절연막과 도전층 패턴 사이의 산화막이 얇아지는 현상은, 도전층 패턴을 형성하기 위한 식각 공정 시 그 하부에 존재하는 게이트 절연막의 일부가 소모되고, 성장 절연막 형성된 다소 자라기는 하지만, 스페이서와 제1 식각마스크층 제거시 선택비에 의해 일부가 제거되기 때문이다. 이 산화막은 막질 뿐만 아니라 두께 또한 100Å 이하로 게이트 절연막 보다 얇으므로 취약한 구조를 갖추고 있다.
성장 절연막과 도전층 패턴 사이의 산화막이 얇아지면, 제조 과정 중에 강한 가속 스트레스가 인가되어 성장 절연막의 불량을 유발함으로써 스크린(screen)하고 있으나, 이 또한 수율 감소뿐만 아니라 시간과 비용이 많이 투입되는 단점을 안고 있다.
다른 실시 예
도 27 내지 도 30은 본 발명의 다른 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, 도전층 패턴과 성장 절연막을 형성하는 공정을 보여준다. 도 22 내지 도 25에서 도전층 패턴 형성을 위한 식각 공정을 제1 식각마스크층(116)을 형성한 후 바로 행하던 것을, 본 실시 예에서는 스페이서를 형성한 후 도전층 패턴 형성을 위한 식각 공정을 행한다.
먼저, 도 27을 참조하면, 반도체 기판(90) 상에 게이트 절연막(112)을 형성하고, 다결정실리콘을 증착함으로써 패드 도전층 형성을 위한 도전물질층(114)을 형성한 후, 상기 도전물질층 상에 실리콘 나이트라이드로 된 제1 식각마스크층(116)을 형성한다. 이때, 상기 게이트 절연막(112)은 50Å∼120Å정도의 두께로 형성하며, 상기 도전물질층(114)은 200Å∼1,000Å 정도의 두께로 형성하고, 상기 제1 식각마스크층(116)은 300Å∼1,500Å 정도의 두께로 형성한다. 또한, 제1 식각마스크층의 사진 식각 능력을 개선하기 위해 반사방지층(ARL; Anti Reflective Layer)을 상기 제1 식각마스크층 상에 적층할 수도 있다.
한편, 상기 제1 식각마스크층(116)을 형성한 후 잔류되는 도전물질층(114)의 두께는 300Å∼450Å 정도이나, 공정 능력만 확보된다면 얇을수록 좋다.
도 28을 참조하면, 결과물 기판 전면에, 예컨대 100Å∼500Å 정도 두께로 실리콘 나이트라이드막을 형성한 후 이방성 식각 공정을 행함으로써 상기 제1 식각마스크층(116)의 측벽에 스페이서(122a)를 형성한다. 이때, 상기 스페이서(122a)는 셀 트랜지스터의 채널 길이를 충분히 확보하기 위해 형성되는 것으로, 사진 식각 공정 상에서 크리티컬 디멘젼(CD; Citical Dimension)이 확보된다면 생략할 수도 있다. 즉, 이후에 형성될 도전층 패턴의 길이를 사진 식각 공정 상에서 스페이서(122a) 폭 만큼 크게 할 수 있으면 상기 스페이서 형성을 위한 공정은 생략할 수도 있다. 이후, 상기 제1 식각마스크층(116)과 스페이서(122a)를 마스크로 한 식각 공정을 진행하여 도전층 패턴(114b)을 형성하고, 아세닉(As)과 같은 불순물 이온을 주입하여 매몰 불순물확산영역(128)을 형성한다. 이때, 상기 불순물 이온 주입 공정은 상기 도전층 패턴(114b)을 중심으로 좌우 대칭되는 이온 주입으로 실시한다.
상기 불순물 이온 주입을 대칭 주입으로 하는 이유는, 매몰 불순물확산영역(128)의 형상을 좌우 균일하게 하여 그에 다른 도전층 패턴(114b)의 형상의 변화를 최소화하기 위함이다.
도 29를 참조하면, 노출된 상기 매몰 불순물확산영역(128) 표면에 산화막을 성장시킴으로써 실리콘 다이옥사이드로 된 성장 절연막(130a)을 형성한다. 도 22 내지 도 25와 달리, 스페이서(122a) 하부에 있는 도전층 패턴(114b)이 노출되어 있으므로 이부분이 산화되므로, 도 24에서와 같이, 성장 절연막과 도전층 패턴 사이의 산화막이 얇아지는 현상은 발생하지 않는다.
도 30을 참조하면, 예컨대 인산(H3PO4)와 같은 식각액을 사용한 습식 식각으로 상기 스페이서(도 29의 122a) 및 제1 식각마스크층(116)을 제거한 후, 결과물 기판 전면 상에 상기 도전층 패턴(114b)과 저항성 접촉을 이루는 도전 물질, 예컨대 다결정실리콘막과 금속 실리사이드막이 적층된 형태의 폴리사이드를 적층하여 워드 라인 형성을 위한 도전물질층을 형성한 후, 이를 패터닝하여 워드 라인(138)을 형성한다.
도 31a 및 도 31b는 본 발명의 다른 실시 예에 의해 제조된 성장 절연막의 단면을 보여주는 TEM 사진으로써, 각각 도 13과 도 12에 대응하는 단면도이다.
도전층 패턴의 가장자리가 성장 절연막에 의해 보호됨으로써 신뢰성 높은 셀 트랜지스터를 구현할 수 있다. 사진을 참조하면, 성장 절연막의 양쪽에 뿔 모양의 산화막이 성장되어 있다는 것을 알 수 있는데, 이는 성장 절연막 형성 시 게이트 절연막이 노출되어 있는 밑부분 보다 중간부위 이상이 더 두껍게 성장하기 때문이다. 이후에 진행되는 워드 라인 형성을 위한 식각 공정 시, 상기 뿔 모양의 산화막 아래의 그림자 영역에 증착된 다결정 실리콘이 제거되지 않을 수도 있다는 문제점이 예상되나, 실시 결과 문제점이 없는 것으로 분석되었다. 이는, TEM 분석 결과, 상기 그림자 영역에 증착되는 다결정 실리콘막은 그 폭은 20Å∼30Å 정도이고, 그 높이는 100Å∼150Å 정도이므로, 워드 라인 형성을 위한 식각 공정 시 과다 식각(over-etch)으로 충분히 제거할 수 있기 때문이다.
본 발명의 다른 실시 예에 의하면, 성장 절연막과 도전층 패턴 사이의 산화막이 얇아지는 현상을 방지할 수 있으므로, 도 22 내지 도 25의 공정으로 제조된 소자 보다 수율면에서는 20%∼30%의 증대를 이룰 수 있고, 스트레스 시간 면에서는 50% 이상이 감소되었다. 따라서, 장기 신뢰성의 개선을 통한 양질의 품질을 구축할 수 있다.
또 다른 실시 예
종래 구조(도 2 내지 도 5 참조)와의 주된 차이점은 제1 다결정실리콘층(144)의 도입이다. 즉, 셀 트랜지스터의 게이트 전극으로도 제공되는 워드 라인을 제1 다결정실리콘층(144)과 제2 다결정실리콘층과 실리사이드막을 적층한 형태의 폴리사이드막(146)을 적층한 형태로 형성한다. 이는, 본 발명의 일 실시예의 패드 도전층(114c)과 달리, 제1 다결정실리콘층이 셀의 채널영역에 고립된 모양이 아니라 워드 라인과 동일한 패턴으로 일 방향으로 신장하여 형성된다. 이때, 상기 제1 다결정실리콘층(144)은 반사 방지막(Anti-Reflective Layer; ARL)로서 이용가능한 두께, 예컨대 100Å∼1,000Å 정도의 두께로 형성한다.
도 32 내지 도 34는 본 발명의 다른 실시 예에 의한 매몰형 불순물확산영역을 갖는 마스크 롬 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 32을 참조하면, 도 14 내지 도 17에서 설명한 공정까지 진행한 후, 상기 제3 포토레지스트 패턴(도 17의 108)과 패드 산화막(도 17의 92)을 제거한 후, 결과물 기판 전 표면에 희생산화막을 형성하였다가 제거하는 희생산화 공정을 진행하여 반도체 기판 표면에 형성되어 있을지도 모를 결함(defect)들을 제거한다. 이어서, 결과물 기판 전면 상에, 예컨대 실리콘 다이옥사이드로 된 게이트 절연막(160)을, 예컨대 50Å∼150Å 정도의 두께로 형성한 후, 제1 다결정실리콘층(162)을 침적한다. 이때, 상기 제1 다결정실리콘층(162)은, 이후에 진행될 사진식각 공정 시, 이를 반사 방지막으로 사용할 수 있을 정도의 두께, 예컨대 100Å∼1,000Å 정도로 형성한다. 또한, 상기 제1 다결정실리콘층(162)은 이후에 형성될 포토레지스트 패턴(164)에 의해 게이트 절연막(160)이 손상되는 것을 방지하는 역할, 즉 게이트 절연막(160)을 보호하는 역할을 한다.
계속해서, 상기 제1 다결정실리콘층(162) 상에 포토레지스트막을 도포한 후, 이를 사진 현상함으로써 주변회로 영역은 완전히 덮고, 셀 어레이 영역은 도 9의 P5 모양의 패턴이 되는 포토레지스트 패턴(164)을 형성한다. 이어서, 상기 포토레지스트 패턴(164)을 마스크로 하여 결과물 기판 전면에 불순물 이온(166) 주입을 행함으로써 상기 반도체 기판(90) 표면 근방에 셀 트랜지스터의 소오스/ 드레인 및 비트 라인으로 제공되는 소정 간격으로 이격되어 서로 평행하도록 배열되며 일방향으로 신장하는 막대모양의 매몰 불순물확산영역(168)들을 형성한다.
셀 트랜지스터의 소오스/ 드레인, 즉 매몰 불순물확산영역을 기존에는 게이트 절연막과 게이트 전극 형성 이전에 형성하였으나, 본 발명의 다른 실시예에서는 상기 게이트 절연막과 게이트 전극(제1 다결정실리콘층(162))을 형성한 후 매몰 불순물확산영역(168)을 형성함으로써 종래기술에서 문제점으로 언급한 오토 도핑에 의한 확산 및 OED 확산을 방지할 수 있다.
도 33을 참조하면, 상기 포토레지스트 패턴(도 22의 164)을 제거한 후, 제2 다결정실리콘층(170)과 금속 실리사이드막(예컨대 텅스텐 실리사이드(WSi))(172)을, 예컨대 각각 500Å∼1,500Å 및 100Å∼1,000Å 정도의 두께로 형성한다. 이어서, 상기 금속 실리사이드막(172) 상에, 예컨대 실리콘 나이트라이드와 같은 물질로 된 식각마스크층(174)을 형성한다. 이때, 상기 제1 다결정실리콘층(162)과 제2 다결정실리콘층(170)에 도전성을 부여하기 위해, 상기 제2 다결정실리콘층(170)을 형성한 후, POCl3을 침적하여 불순물을 도핑한다.
도 34을 참조하면, 상기 도 9의 도면부호 "P7" 모양의 패턴이 그려진 마스크(미도시)를 사용한 사진식각 공정을 행하여 상기 식각마스크층(174) 및 그 하부에 적층되어 있는 제1 다결정실리콘층(162), 제2 다결정실리콘층(170) 및 금속 실리사이드막(172)을 차례대로 식각함으로써 상기 매몰 불순물확산영역(168)과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되며 타방향으로 신장하는 막대모양의 셀 트랜지스터의 게이트 전극으로도 제공되는 워드 라인(180)들 형성한다. 이때, 상기 워드 라인(180) 형성을 위한 사진식각 시, 주변회로 영역에는 주변회로 소자를 구성하는 NMOS의 게이트(182) 및 PMOS의 게이트(184)가 동시에 형성된다.
이후의 공정은 본 발명의 일 실시 예를 참조한다.
본 발명의 또 다른 실시 예에 의하면, 게이트 절연막(160)과 제1 다결정실리콘층(162)을 형성한 후 매몰 불순물확산영역(168)을 형성하기 때문에 오토 도핑에 의한 확산과 OED에 의한 확산에 따른 채널 길이의 감소를 막을 수 있으며, 제1 다결정실리콘층(162)을 반사 반지막으로 제공할 수 있어 고집적의 셀을 만드는데 유리하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 마스크 롬 및 그 제조방법에 의하면, 게이트 절연막을 형성한 후 매몰 불순물확산영역을 형성함으로써, 첫째, 게이트 절연막 형성시 제공되는 열 에너지에 의해 매몰 불순물확산영역 내의 불순물 이온의 확산되는 현상(오토 도핑 현상)을 방지할 수 있을 뿐만아니라, 둘째, 게이트 절연막 형성시 OED 현상에 의해 N형의 매몰 불순물확산영역 내의 불순물 이온이 기판 쪽으로 확산되는 현상을 방지할 수 있으므로, 매몰 불순물확산영역 사이의 간격을 사진식각 공정의 한계치로 최소화할 수 있어, 셀 어레이 영역의 크기를 효과적으로 축소할 수 있다. 또한, 매몰 불순물확산영역을 저농도의 매몰 불순물확산영역이 고농도의 매몰 불순물확산영역을 에워싸는 형태, 즉 DDD 형태로 형성함으로써 반도체 기판과 매몰 불순물확산영역(128) 사이의 기생 정션 커패시턴스를 줄일 수 있으며, 메몰 불순물확산영역과 워드 라인 사이에 층간절연막을 형성함으로써 이들 사이의 기생 커패시턴스를 줄일 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

Claims (22)

  1. 반도체 기판의 표면 근방에 형성되며, 셀 트랜지스터의 소오스/ 드레인 및 비트 라인으로 제공되는 소정 간격으로 이격되어 서로 평행하도록 배열되며 일방향으로 신장하는 매몰 불순물확산영역들;
    상기 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 상기 매몰 불순물확산영역들과 직교하며, 소정 간격으로 이격되어 서로 평행하도록 배열되며 타방향으로 신장하는 셀 트랜지스터의 게이트 전극으로도 제공되는 워드 라인들; 및
    상기 매몰 불순물확산영역들 사이의 채널영역과 상기 워드 라인과 중첩되는 영역에 상기 워드 라인과 저항성 접촉을 이루는 패드 도전층들을 구비하는 것을 특징으로 하는 마스크 롬.
  2. 제1항에 있어서,
    상기 패드 도전층들은 상기 매몰 불순물확산영역들 사이의 채널영역과 상기 워드 라인과 중첩되는 영역에 고립된 모양으로 형성된 것을 특징으로 하는 마스크 롬.
  3. 제1항에 있어서,
    상기 워드 라인은 다결정실리콘막과 금속 실리사이드막이 적층된 폴리사이드로 되어 있고, 상기 패드 도전층은 다결정실리콘으로 되어 있는 것을 특징으로 하는 마스크 롬.
  4. 제1항에 있어서,
    상기 패드 도전층은 300Å∼1,000Å 정도의 두께로 형성되어 있는 것을 특징으로 하는 마스크 롬.
  5. 제1항에 있어서,
    상기 매몰 불순물확산영역 표면에 형성된 성장 절연막을 더 구비하는 것을 특징으로 하는 마스크 롬.
  6. 제5항에 있어서,
    상기 성장 절연막의 두께는 100Å∼1,000Å 정도인 것을 특징으로 하는 마스크 롬.
  7. 제5항에 있어서,
    상기 성장 절연막의 그 가장자리에 뿔 모양의 산화막을 구비하는 모양인 것을 특징으로 하는 마스크 롬.
  8. 제1항에 있어서,
    상기 매몰 불순물확산영역은 고농도의 매몰 불순물확산영역과 저농도의 매몰 불순물확산영역이 중첩된 모양의 이중 확산된 드레인(DDD) 구조로 되어 있는 것을 특징으로 하는 마스크 롬.
  9. 제8항에 있어서,
    상기 고농도의 매몰 불순물확산영역은 1020원자/㎤ 정도의 농도로 되어 있는 것을 특징으로 하는 마스크 롬.
  10. 제1항에 있어서,
    상기 매몰 불순물확산영역들 사이의 영역 중 상기 패드 도전층과 중첩하지 않는 영역에 형성된 셀 격리 불순물층을 더 구비하는 것을 특징으로 하는 마스크 롬.
  11. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 소정 간격으로 이격되어 서로 평행하도록 배열되며 일 방향으로 신장하는 도전층 패턴들을 형성하는 단계;
    상기 도전층 패턴들을 마스크로 한 이온주입을 행함으로써 이들 사이의 반도체 기판 표면 근방에 매몰 불순물확산영역들을 형성하는 단계; 및
    결과물 기판 전면 상에 워드 라인 형성을 위한 도전층을 형성한 후, 상기 도전층과 그 하부에 적층되어 있는 상기 도전층 패턴을 차례대로 식각함으로써 상기 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타방향으로 신장하는 워드 라인들과, 상기 매몰 불순물확산영역 사이의 채널 영역과 상기 워드 라인이 중첩하는 영역에 상기 워드 라인과 저항성 접촉을 이루는 고립된 모양의 패드 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 마스크 롬 제조방법.
  12. 제11항에 있어서,
    상기 매몰 불순물확산영역들을 형성하는 단계는, 상기 도전층 패턴들을 마스크로 하여 결과물 기판 전면에 저농도의 불순물을 주입함으로써 상기 도전층 패턴들에 자기정합되는 모양의 저농도의 매몰 불순물확산영역을 형성하는 공정, 상기 도전층 패턴 측벽에 스페이서를 형성함과 동시에 게이트 절연막을 제거함으로써 상기 저농도의 매몰 불순물확산영역을 부분적으로 노출시키는 공정 및 상기 도전층 패턴 및 스페이서를 마스크로 하여 결과물 기판 전면에 고농도의 불순물을 주입함으로써 상기 저농도의 매몰 불순물확산영역 내에 고농도의 매몰 불순물확산영역을 형성하는 공정으로 진행하는 것을 특징으로 하는 마스크 롬 제조방법.
  13. 제12항에 있어서,
    상기 고농도의 불순물을 주입하는 공정은 아세닉(As) 이온을, 40KeV 정도의 에너지로, 5.0E15 이온/㎠ 정도의 도우즈로 주입하는 공정인 것을 특징으로 하는 마스크 롬 제조방법.
  14. 제12항에 있어서,
    상기 고농도의 매몰 불순물확산영역까지 형성한 후, 노출된 반도체 기판 표면을 산화하여 상기 고농도의 매몰 불순물확산영역 표면에 성장 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 마스크 롬 제조방법.
  15. 제14항에 있어서,
    상기 도전층 패턴을 형성하는 단계는, 상기 게이트 절연막 상에 도전층 패턴을 형성하기 위한 도전물질층을 형성하는 공정과, 상기 도전물질층 상에 상기 도전층 패턴을 형성하기 위한 식각마스크층을 형성하는 공정과, 상기 식각마스크층 측벽에 스페이서를 형성하는 공정과, 상기 식각마스크층 및 스페이서를 마스크로 한 식각 공정으로 상기 도전물질층을 패터닝함으로서 도전층 패턴을 형성하는 공정으로 진행하는 것을 특징으로 하는 마스크 롬 제조방법.
  16. 제15항에 있어서,
    상기 성장 절연막은 100Å∼1,000Å 정도의 두께로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
  17. 제11항에 있어서,
    상기 패드 도전층은 상기 워드 라인과 저항성 접촉을 이루는 도전 물질로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
  18. 제17항에 있어서,
    상기 패드 도전층은 다결정실리콘으로 형성하고, 상기 워드 라인은 다결정실리콘막과 금속 실리사이드가 적층된 폴리사이드로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
  19. 제11항에 있어서,
    상기 워드 라인과 패드 도전층까지 형성한 후, 워드 라인과 패드 도전층 측벽에 절연막 스페이서를 형성하는 단계와, 매몰 불순물확산영역 및 워드 라인이 형성되어 있지 않은 영역의 반도체 기판 표면 근방에 셀 격리 불순물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 마스크 롬 제조방법.
  20. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 다결정실리콘층을 형성하는 단계;
    상기 제1 다결정실리콘층 상에 주변회로 영역은 완전히 덮고, 셀 어레이 영역은 매몰 불순물확산영역이 형성될 부분을 노출시키는 모양의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 한 이온주입을 행함으로써 상기 반도체 기판의 표면 근방에 셀 트랜지스터의 소오스/ 드레인 및 비트 라인으로 제공되는 소정 간격으로 이격되어 서로 평행하도록 배열되며 일방향으로 신장하는 매몰 불순물확산영역들을 형성하는 단계;
    상기 포토레지스트 패턴을 제거한 후, 상기 제1 다결정실리콘층 상에 제2 다결정실리콘층과 실리사이드막을 차례대로 적층하는 단계; 및
    상기 제1 다결정실리콘층, 제2 다결정실리콘층 및 실리사이드막을 차례대로 식각함으로써 상기 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타방향으로 신장하는 워드 라인들을 형성하는 단계를 구비하는 것을 특징으로 하는 마스크 롬 제조방법.
  21. 제18항에 있어서,
    상기 제2 다결정실리콘층까지 형성한 후, 결과물 표면 상에 POCl3를 침적하여 상기 제1 다결정실리콘층 및 제2 다결정실리콘층에 도전성을 부여하는 공정을 더 구비하는 것을 특징으로 하는 마스크 롬 제조방법.
  22. 제18항에 있어서,
    상기 게이트 절연막은 50Å∼150Å 정도의 두께로, 상기 제1 다결정실리콘층은 100Å∼1,000Å 정도의 두께로, 상기 제2 다결정실리콘층은 500Å∼1,500Å 정도의 두께로, 상기 금속 실리사이드막은 500Å∼2,000Å 정도의 두께로 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
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