KR19990083105A - 비트선의 폭이 감소하고 미세 구조의 생성에도 불구하고 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 - Google Patents

비트선의 폭이 감소하고 미세 구조의 생성에도 불구하고 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 Download PDF

Info

Publication number
KR19990083105A
KR19990083105A KR1019990012617A KR19990012617A KR19990083105A KR 19990083105 A KR19990083105 A KR 19990083105A KR 1019990012617 A KR1019990012617 A KR 1019990012617A KR 19990012617 A KR19990012617 A KR 19990012617A KR 19990083105 A KR19990083105 A KR 19990083105A
Authority
KR
South Korea
Prior art keywords
diffusion layer
impurity diffusion
impurity
layer
width
Prior art date
Application number
KR1019990012617A
Other languages
English (en)
Other versions
KR100320882B1 (ko
Inventor
가나모리고지
히사무네요시아끼
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990083105A publication Critical patent/KR19990083105A/ko
Application granted granted Critical
Publication of KR100320882B1 publication Critical patent/KR100320882B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 메모리는 제1 도전형의 반도체 영역(1) 및 제2 도전형의 불순물 확산층(5)을 포함한다. 상기 제2 도전형의 불순물 확산층(5)은 상기 반도체 영역(1)의 소정 영역에 상기 제1 도전형과는 다른 상기 제2 도전형의 불순물을 도핑함으로써 형성된다. 상기 불순물 확산층(5)은 비트선으로서 사용된다. 상기 불순물 확산층(5)은 불순물 농도가 실질적으로 1 × 1018㎝-3이상인 특정층을 갖되, A는 상기 소정 영역으로부터 가로 방향으로의 확산 거리이고 B는 깊이 방향으로의 상기 특정층의 두께인 B

Description

비트선의 폭이 감소하고 미세 구조의 생성에도 불구하고 저항의 증가없이 충분한 ＯＮ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법{NONVOLATILE MEMORY HAVING CONTACTLESS ARRAY STRUCTURE WHICH CAN RESERVE SUFFICIENT ON CURRENT, WITHOUT INCREASING RESISTANCE, EVEN IF WIDTH OF BIT LINE IS REDUCED AND CREATION OF HYPERFINE STRUCTURE IS TRIED, AND METHOD OF MANUFACTURING NONVOLATILE MEMORY}
본 발명은 비휘발성 반도체 메모리에 관한 것이다. 좀 더 자세히는, 본 발명은 하나의 비트선으로 사용되는 불순물 확산층에서의 콘택트리스 어레이 구조를 가진 비휘발성 메모리와 그 휘발성 메모리의 제조 방법에 관한 것이다.
도 1 및 2는 일본 공개 특허 공보 JP-A-평 8-97304호에 개시된 스플리트 게이트(split gate)형 콘택트리스 어레이 구조를 가진 플레시 메모리를 도시한다.
도 1에 도시한 바와 같이, 소스/드레인 영역을 구성하는 n-형 불순물 확산층(105), p-형 실리콘 기판(101)의 표면을 산화시킴으로써 형성되는 실리콘 산화막(106), 플로팅 게이트(floating gate)(108), 스플리트 게이트로도 작용하는 컨트롤 게이트(control gate)(113), 실리콘 산화막(107), 실리콘 산화막(112) 및 게이트간 절연막(114)은 p-형 실리콘 기판(101)내에 형성된다.
실리콘 산화막(107)은 터널 절연막으로 작용하기 위하여 플로팅 게이트(108)와 p-형 실리콘 기판(101) 간에 형성된다. 실리콘 산화막(112)은 스플리트 게이트 영역 내에 게이트 절연막을 구성한다. 게이트간 절연막(114)은 컨트롤 게이트(113)와 플로팅 게이트(108) 간에 형성된다.
도 1은 ONO의 3층 구조가 게이트간 절연막(114)으로 사용되는 경우를 도시한다. 그러나, 실리콘 산화막의 단층 구조가 사용될 수도 있다.
도 2에 도시된 바와 같이[도 1은 도 2의 선 A - A'에 의한 단면도임.], n-형 불순물 확산층(105)은 비트선으로도 작용한다. 컨트롤 게이트(113)는 또한 워드선으로 작용한다. 이러한 방법에서, 불순물 확산층이 비트선으로 사용되는 유형은 콘택트리스 어레이(contactless array)라 불린다. 콘택트리스 어레이 구조에서 불순물 확산층이 비트선으로 사용되기 때문에 그 미세 구조의 생성은 셀당 단일 배선 콘택트를 요구하는 콘택트 어레이 구조에서의 미세 구조의 생성보다 용이하다.
도 1에 도시한 플래시 메모리의 동작은 후술할 것이다.
여기서, 쓰기 상태는 저임계 전압 상태(전자 방출 상태)임을 가정하고, 소거 상태가 고임계 전압 상태(전자 주입 상태)임을 가정한다.
쓰기 동작시에는, 예를 들어, -8 V가 컨트롤 게이트(113)에 인가되고, -5 V가 드레인(도 1에서 우측상에 있는 n-형 불순물 확산층(105))에 인가되며, 소스(도 1에서 좌측상에 있는 n-형 불순물 확산층(105))가 개방되고, 기판(101)은 접지된다. 그 후에, 전자는 F-N(Fowler Norheim) 터널링을 통해서 플로팅 게이트(108)로부터 드레인으로 이끌린다. 이것은 메모리 트랜지스터의 임계 전압의 감소를 유도한다.
소거 동작시에는, 높은 전압, 예컨대, 16 V가 컨트롤 게이트(113)에 인가된다. 그리고 나서, 드레인(105), 소스(105) 및 기판(101)은 모두 접지된다. 전자들은 F-N 터널링을 통해서 기판(101)이나 드레인(105)으로부터 플로팅 게이트(108)로 이끌린다.
이러한 상태 하에서는, 스플리트 게이트 영역에서의 실리콘 산화막(112)의 막 두께는 스플리트 게이트로 F-N 터널 전류가 흐르는 것을 방지하는 데 충분하다. 그래서, 컨트롤 게이트(112)에 고전압이 인가되면 스플리트 게이트 영역에서의 실리콘 산화막(112)은 저하되지 않는다.
또한, 읽기 동작은 3 내지 5 V가 컨트롤 게이트(113)에 인가되도록 수행된다. 거의 1 V가 드레인(105)에 인가된다. 소스(105)와 기판(101)은 접지된다. 그 후에 드레인 전류의 존재 또는 부재가 검출된다.
상술한 바와 같이, 도 2에 도시한 플래시 메모리는 비트선으로서 불순물 확산층(105)을 사용한다. 그래서, 그 미세 구조의 생성은 셀당 단일 배선 콘택트를 요구하는 콘택트 어레이 구조를 가진 미세 구조의 생성보다 용이하다.
그러나, 미세 구조의 생성을 보다 개선하기 위해서는, 가로 방향으로 즉, 게이트 방향으로 불순물 확산층(105)의 불순물 확산이 짧은 채널 효과(short channel effect)를 일으키는 것을 방지하는 것이 필요하다. 그러므로, 도핑되는 불순물의 도스량(dose amount)을 감소하고 활성화하는 과정에서 온도를 낮추는 것이 필수적이다. 결과적으로, 비트선으로 작용하는 불순물 확산층(105)은 폭으로는 좁아지고, 깊이로는 얕아지게 된다. 그래서, 비트선의 저항은 더 작은 단면 영역과 연관되어 더 높아진다. 그러므로, 비트선을 통한 전류의 흐름이 작아진다. 그 결과로, 셀의 접근 속도가 낮지 않도록 셀을 통해 충분한 전류를 제공하려면 비트선에 연결된 셀의 수를 감소하는 것이 필요하다.
더우기, 상술한 것처럼 비트선의 저항이 점점 커지면, 단일 콘택트에 연결된 비트선의 거리가 제한되어 단일 콘택트에 연결된 메모리 셀들의 수를 감소시킨다. 따라서, 전체적으로 플래시 메모리에서의 콘택트의 수가 증가하게 되어, 미세 구조의 생성이 충분하게 이루어질 수 없다는 문제를 야기시킨다.
본 발명은 상기 문제점의 관점에 비추어서 이루어진다. 그러므로, 본 발명의 목적은, 비트선의 폭이 미세 구조를 생성하기 위해서 감소됨에도 불구하고 저항의 증가없이 충분한 ON 전류를 확보하기 위한 콘택트리스 어레이형 비휘발성 메모리를 제공하는 것이다. 더우기, 본 발명에 따르면, 충분히 적은 저항으로 유지될 수 있다. 그래서 많은 메모리 셀들은 단일 콘택트에 연결될 수 있다. 그러므로, 콘택트의 수가 감소할 수 있다. 따라서, 초미세 구조의 생성을 이루는 것이 가능하다.
본 발명은 종래의 비휘발성 반도체 메모리의 상기 문제점들을 해결하고자 이루어진 것이다. 즉, 콘택트리스 어레이 구조를 가진 이 비휘발성 메모리는, 비트선의 폭이 감소하고, 미세 구조의 생성에도 불구하고 저항의 증가없이 충분한 ON 전류를 확보하고 비휘발성 메모리의 제조 방법을 제공하는 것이다.
본 발명의 특징을 이루기 위해서는, 비휘발성 메모리는 제1 도전형의 반도체 영역과, 반도체 영역의 소정 영역에 제1 도전형과는 다른 제2 도전형의 불순물을 도핑함으로써 형성되고 비트선으로 사용되는 제2 도전형의 불순물 확산층을 포함하되, 그 불순물 확산층은 물순물 농도는 실질적으로 1 × 1018㎝-3이상인 특정층이고, A는 소정 영역으로부터 가로 방향으로의 확산 거리이고 B는 깊이 방향으로의 특수한 층의 두께인 BA이다.
이러한 경우, 깊이 방향으로의 불순물 확산층의 두께는 불순물 확산층의 표면부의 폭의 절반보다 더 두껍다.
또한 이 경우에는, 불순물 확산층의 깊이 방향으로의 특정층의 두께는 실질적으로 0.25 ㎛ 이상이다.
게다가 또한 이러한 경우, 불순물 확산층은 깊이 방향으로의 불순물 확산층의 소정 영역에서 불순물 확산층의 불순물 농도가 최대인 최대 불순물 농도부를 가진다.
본 발명의 다른 특징을 이루기 위해서는, 최대 불순물 농도부가 불순물 확산층의 표면부로부터 0.05 ㎛ 이상의 깊이로 제공된다.
이러한 경우에는, 불순물 확산층의 표면부에 근접한 측면은 불순물 확산층의 표면부로부터 떨어진 측면보다 불순물 확산층의 불순물 농도에서 더 낮다.
또한 이 경우에는, 불순물 확산층에서, 최대 불순물 농도부에 해당하는 깊이에서의 불순물 확산층의 폭이 불순물 확산층의 표면부 상에서 불순물 확산층의 폭보다 더 크다.
게다가 또한 이러한 경우에는, 제2 도전형의 불순물은 비소이다.
본 발명의 또 다른 특징을 이루기 위해서는, 비휘발성 메모리는 제1 도전형의 반도체층과, 신호를 전송하기 위해 제1 도전형의 반도체층 상에 형성된 다수의 불순물 확산층을 포함하되, 제1 도전형의 반도체층은 신호가 다수의 불순물 확산층들 각각에 전송되어질 때 공핍층(depletion layers)이 서로 연결되는 펀치 쓰루 (punch through)를 방지한다.
이 경우에는, 깊이 방향으로의 불순물 확산층의 두께는 불순물 확산층의 표면부 상의 폭의 절반보다 더 두껍다.
또한 이러한 경우에, 불순물 확산층은 깊이 방향으로의 불순물 확산층의 소정 영역에서, 불순물 확산층의 불순물 농도가 최대인 최대 불순물 농도부를 가진다.
게다가 또한 이러한 경우에는, 불순물 확산층의 표면에 근접한 측면이 불순물 확산층의 표면부로부터 떨어진 측면보다 불순물 확산층의 불순물 농도에서 더 낮다.
본 발명의 역시 또 다른 특징을 이루기 위해서는, 불순물 확산층에서, 최대 불순물 농도부에 해당하는 깊이에서 불순물 확산층의 폭은 불순물 확산층의 표면 상의 불순물 확산층의 폭보다 더 크다.
본 발명의 또 다른 특징을 이루기 위해서, 비휘발성 메모리의 제조 방법은, 제1 도전형의 반도체 영역에서 비트선을 형성하기 위해 소정 영역을 제공하고, 반도체 영역 상의 소정 영역에 있는 개구를 가진 마스크를 형성하며, 제1 가속 에너지를 가지고 마스크의 개구를 통해서 반도체 영역의 소정 영역에서 제1 이온 주입을 수행하고, 제1 도전형과는 다른 제2 도전형의 제1 불순물을 사용하고, 제1 가속 에너지보다 더 낮은 제2 가속 에너지를 가지고 마스크의 개구를 통해 반도체 영역의 소정 영역에서 제2 이온 주입을 수행하며, 제2 도전형의 제2 불순물을 사용하고, 비트선을 형성하기 위해서 제1 및 제2 불순물을 가열함으로써 불순물 확산층을 형성하는 것을 포함한다.
이러한 경우, 제1 가속 에너지는 100 내지 300 keV이고, 제2 가속 에너지는 20 내지 80 keV이다.
또한 이러한 경우, 제1 불순물의 도스량은 제2 불순물의 도스량보다 더 많다.
게다가 또한 이러한 경우, 마스크의 개구의 폭은 실질적으로 0.4 ㎛ 이하이다.
이 경우에는, 제1 및 제2 불순물은 종류가 서로 동일하다.
또한 이러한 경우에, 제1 및 제2 불순물은 종류가 서로 다를 수도 있다.
게다가 또한 이러한 경우에는, 제1 이온 주입은 제2 이온 주입 전에 수행된다.
이 경우에, 제2 이온 주입이 제1 이온 주입 전에 수행될 수도 있다.
또한 이러한 경우, 제1 및 제2 불순물은 비소이다.
본 발명의 또 다른 특성을 이루기 위해서, 비휘발성 메모리의 제조 방법은, 반도체 영역에서 제1 도전형의 불순물층을 형성하고, 불순물층의 밀도가 반도체 영역보다 높은 것을 더 포함하되, 제1 이온 주입은 불순물층의 내부에서 최대 불순물 농도 위치를 결정하기 위해 수행된다.
이러한 경우에는, 제1 도전형의 불순물층은, 다수의 불순물 확산층 각각이 동작할 때 공핍층이 서로 연결되는 펀치 쓰루의 발생을 억제하는 펀치 쓰루 스톱퍼(stopper)로서 기능한다.
또한 이러한 경우에는, 불순물 확산층을 형성하는 것은 800 내지 950 ℃ 사이의 온도에서 제1 및 제2 불순물을 어닐링(annealing)하는 것을 포함한다.
도 1은 종래의 플래시 메모리에 대한 한 예의 단면도.
도 2는 종래의 플래시 메모리에 대한 한 예의 평면도.
도 3은 본 발명에 따른 플래시 메모리의 제1 실시예를 도시한 평면도.
도 4는 본 발명에서 플래시 메모리의 제1 실시예를 도시한 단면도.
도 5는 본 발명에 따른 플래시 메모리에서 불순물 확산층의 형태와 마스크 위치를 도시한 단면도.
도 6a는 제1 실시예의 플래시 메모리를 제조하는 한 과정을 도시한 단면도.
도 6b는 제1 실시예의 플래시 메모리를 제조하는 다른 과정을 도시한 단면도.
도 6c는 제1 실시예의 플래시 메모리를 제조하는 또 다른 과정을 도시한 단면도.
도 7a는 도 6c에서 도시한, 제1 실시예의 플래시 메모리를 제조하는 또 다른 과정을 도시한 단면도.
도 7b는 제1 실시예의 플래시 메모리를 제조하는 또 다른 과정을 도시한 단면도.
도 8a는 도 7b에서 도시한, 제1 실시예의 플래시 메모리를 제조하는 또 다른 과정을 도시한 단면도.
도 8b는 제1 실시예의 플래시 메모리를 제조하는 또 다른 과정을 도시한 단면도.
도 9는 제1 실시예에서 플래시 메모리의 불순물 확산층의 불순물 농도의 프로파일(profile)을 도시한 도면.
도 10은 제1 실시예에서 플래시 메모리의 불순물 확산층의 형태와 마스크의 위치를 도시한 도면.
도 11은 제1 실시예에서 비교예에 있는 플래시 메모리의 불순물 확산층의 불순물 농도의 프로파일을 도시한 도면.
도 12는 제1 실시예(곡선 A)와 비교예(곡선 B)에서 플래시 메모리에 있는 불순물 확산층의 중심에서 불순물 농도의 프로파일을 도시한 그래프도.
도 13은 본 발명에서 플래시 메모리의 제2 실시예를 제조하는 한 과정을 도시한 단면도.
도 14는 본 발명에서 플래시 메모리의 제2 실시예를 도시한 단면도.
도 15a는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 한 과정을 도시한 단면도.
도 15b는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 15c는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 15d는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 16a는 도 15d에서 도시한, 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 16b는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 16c는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 17a는 도 16c에서 도시한, 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 17b는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 17c는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 18a는 도 17c에서 도시한, 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 18b는 본 발명에서 플래시 메모리의 제3 실시예를 제조하는 또 다른 과정을 도시한 단면도.
도 19a는 본 발명에서 플래시 메모리의 제4 실시예를 제조하는 한 과정을 도시한 단면도.
도 19b는 본 발명에서 플래시 메모리의 제4 실시예를 제조하는 또 다른 과정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p-형 실리콘 기판
2 : 실리콘 산화막
3 : 컨트롤 게이트
5 : 불순물 확산층
6 : 실리콘 산화막
7 : 실리콘 산화막
8 : 플로팅 게이트
9 : 마스크
10 : 마스크 개구 경계
11 : 실리콘 산화막
12 : 측벽 산화막
14 : 실리콘 산화막
16 : 얕은 영역에 주입된 이온
17 : 깊은 영역에 주입된 이온
19 : 주입 영역
20 : 최대 폭 위치
22 : 고 p-형 불순물층
25 : 불순물 확산층
31 : p-형 실리콘 기판
32 : 소자 분리 영역
34 : 산화막
35 : 폴리실리콘층
36 : 컨트롤 게이트
37 : 산화막
39 : 층간 절연막
40 : 게이트 절연막
41 : 폴리실리콘층
42 : 질화막 마스크
43 : 산화막
44 : 질화막
45 : 질화막 측벽
46 : 폴리실리콘층
47 : 폴리실리콘 측벽
48 : 불순물 확산층
51 : 플로잉 게이트
52 : 컨트롤 게이트
54 : 불순물 확산층
101 : p-형 실리콘 기판
105 : n-형 불순물 확산층
106 : 실리콘 산화막
107 : 실리콘 산화막
108 : 플로팅 게이트
112 : 실리콘 산화막
113 : 컨트롤 게이트
114 : 게이트간 절연막
이제는 도면을 참조하면서, 본 발명에 따라 다양한 실시예가 자세하게 설명될 것이다.
도 3 및 4는 본 발명에 따라 비휘발성 메모리의 한 실시예로서 플래시 메모리의 한 예를 도시한 것이다. 도 3에 도시한 바와 같이, 컨트롤 게이트(3)는 워드선으로도 작용하고, n형 불순물 확산층(5)은 콘택트리스 어레이형이며, 또한 비트선으로도 작용한다.
도 4[도 3의 B - B 선을 따라 취해진 단면도]에 도시한 바와 같이, 소스/드레인 영역을 구성하는 n-형 불순물 확산층(5), 실리콘 기판의 표면을 산화함으로써 형성되는 실리콘 산화막(6), 플로팅 게이트(8), 스플리트 게이트로 작용하는 컨트롤 게이트(3), 플로팅 게이트(8)와 기판(1) 사이에 형성되고 터널 절연막으로 작용하는 실리콘 산화막(7) 및, 스플리트 게이트 영역에서 게이트 절연막을 구성하는 실리콘 산화막(2)은 p-형 실리콘 기판(1)에서 형성된다.
단층의 실리콘 산화막(2)은 컨트롤 게이트(8) 사이에 형성된다. 그러나, 단층의 실리콘 산화막(2) 대신에, ONO의 3층 구조는 일본 공개 특허 공보 JP-A-평 8-97304호에 개시된 것과 유사하게 사용될 수 있다.
도 5는 불순물 확산층(5)의 확대 개략도이고, 확산층의 경계, 1 × 118㎝-3의 불순물 농도에서 등농도선(동일농도선), 및 비소의 이온 주입이 이 플래시 메모리를 제조하는 과정에서 수행될 때 사용되는 마스크(9)를 도시한다. 이온 주입은 마스크(9)의 개구(개구 폭, W)를 통해서 기판내로 수행된다. 그 후로, 이온-주입 불순물은 열 어닐링에 의해서 깊이 방향으로, 그리고 가로 방향으로 확산된다.
공핍층은 1 × 118㎝-3이상인 불순물 농도를 가진 영역으로 실질적으로 확산되지 않는다. 그래서, 1 × 118㎝-3이상의 불순물 농도를 가진 영역이 유효 비트선에 해당하는 것으로 고려될 수 있다. 그 후, 1 × 118㎝-3이상의 불순물 농도를 가진 영역의 형태가 주목될 때, 1 × 118㎝-3이상의 불순물 농도를 가진 영역에서 깊이 방향의 두께 b는 마스크 경계(10)으로부터 가로 방향으로의 확산 거리 a보다 더 크다.
즉, 깊이 방향의 유효 비트선의 두께 b는 가로 방향의 유효 비트선의 확산 거리 a보다 더 크다. 그래서, 기판 표면 상의 불순물 확산층의 폭이 미세하게 이루어짐에도 불구하고, 충분하게 작은 저항을 얻을 수 있다. 더우기, b1.3a 는 바람직하다. 그리고, b1.5a 가 더욱 바람직하다.
더우기 비트선을 구성하는 불순물 확산층(5)은, 깊이 방향으로 불순물 확산층(5)의 가장 깊은 부위까지의 두께 D가 불순물 확산층(5)의 표면 상의 폭 L의 절반보다 더 두꺼운 형태를 가진다. 그러므로, 불순물 확산층(5)의 표면 상의 폭이 미세하게 이루어진 경우라 할지라도, 불순물 확산층(5)의 깊이 방향으로의 큰 치수때문에 상기 저항은 작은 값으로 유지될 수 있다. 더우기, 깊이 방향으로의 불순물 확산층(5)의 두께 D가 불순물 확산층(5)의 상부에서 불순물 확산층(5)의 폭 L의 2/3보다 큰 것이 바람직하다.
상기 구조로 인해, 본 발명이 불순물 확산층의 상부에서의 폭이 0.4 ㎛에서 0.1 ㎛로 감소되는 플래시 메모리에 적용된다고 할지라도, 특히, 본 발명이 상기 폭이 거의 0.24 ㎛ 이하로 감소되는 플래시 메모리에 적용되는 경우라도, 소자 특성과 비트선의 저항 모두를 동시에 만족될 수 있다.
본 발명에서는, 불순물 확산층에서의 불순물 농도는 기판의 표면 부분에는 낮게 설정되고, 기판의 깊은 부분에는 높게 설정된다. 즉, 불순물 확산층은 불순물 확산층의 불순물이 게이트 방향으로 확산되지 않도록 형성된다. 그래서, 플래시 메모리의 동작에 관계하는 불순물 확산층의 낮은 부분에서의 불순물이 비교적 낮은 농도로 유지된다. 그러므로, 짧은 채널 효과와 그와 유사한 것과 같이, 이는 문제로 유도되지 않는다. 더우기, 플래시 메모리의 동작에 관계하지 않는 불순물 확산층의 깊은 부분에서 불순물 농도를 보다 높임으로써 필수적인 도전율은 확보될 수 있다.
본 발명에서, 불순물 확산층의 [비소와 같은] 최대 불순물 농도부는 깊이 방향으로 소정 위치에 존재하는 것이 바람직하다. 깊이 방향에서 비트선의 불순물 농도 프로파일을 볼 때, 폭 방향으로 비트선의 중앙에서, 불순물 확산층의 상부의 불순물 농도는 1 × 1018내지 1 × 1019㎝-3이다. 불순물 농도는 최대 비소 농도부까지 깊이와 함께 점점 더 높아지게 된다.
최대 비소 농도부에서 불순물 농도는 1 × 1019내지 1 × 1021㎝-3이다. 보다 양호하게는, 5 × 1019내지 1 × 1021㎝-3이다. 보다 더 양호하게는, 최대 비소 농도부는 불순물 확산층의 표면측으로부터 적어도 0.05 ㎛ 이상의 깊이에서 형성된다. 전형적으로는, 불순물 확산층의 표면측으로부터 0.4 ㎛ 이하[보다 양호하게는, 0.3 ㎛ 이하]의 부분에서 형성되는 것이 바람직하다.
더우기, 깊이 방향으로 1 × 1018㎝-3이상의 불순물 농도에 해당하는 영역의 두께는 0.25 ㎛ 이상인 것이 바람직하다.
본 발명이 적용되는 콘택트리스 어레이형 플래시 메모리는, 콘택트리스 어레이가 셀당 단일 배선 콘택트를 요구하지 않는다면, 다수의 셀들이 비트선으로서 불순물 확산층을 갖는 각 플래시 메모리에 연결되는 모든 플래시 메모리에 적용된다. 그래서, 배선 콘택트는 하나의 단위로서 다수의 셀들을 가지고 설치되는 구조에 대한 본 발명의 응용은 그 구조의 저항을 낮추도록 할 수 있고, 또한 더욱 미세화한 구조의 생성을 가능하게 한다.
본 발명이 비트선으로서 불순물 확산층을 이용한 콘택트리스 어레이형이라면, 플래시 메모리가 도 4에 도시한 스플리트 게이트형이 아니라고 할지라도, 본 발명은 또 다른 형의 플래시 메모리에 적용될 수 있다.
본 발명에서, p-형 실리콘 기판은 반도체 기판으로서 사용될 수 있다. 그러나, 이것은 또한 플래시 메모리가 p-형 또는 n-형 실리콘 기판 상에 형성된 p-형 웰 내(p-type well)에 형성되는 경우를 포함한다.
본 발명의 응용은 플래시 메모리에 한정되지 않는다. 불순물 확산층이 비트선으로 사용된다면, 본 발명은 마스크 ROM, 자외선 소거형 EPROM 및 그 플래시 메모리 이외에 EEPROM 등과 같이, 비휘발성 메모리에 적용될 수도 있다.
본 발명은 도면을 참조로 하여 더 구체적으로 후술될 것이다.
<실시예 1>
본 발명의 하나의 실시예가 제조 과정을 예시하면서 도 6a 내지 8b를 참조로 기술될 것이다. 도 6a 내지 8b는 도 3의 선 B - B을 따라 취해진 단면도에 해당한다.
처음에는, 예를 들어 소자 분리 영역[도시 되지 않음]은 p-형 실리콘 기판(1)의 표면 상에 형성된다. 그 후에는, 도 6a에 도시된 바와 같이, 실리콘 산화막은 CVD(Chemical Vapor Deposition : 화학 기상 성장)법을 사용하여 예를 들어 300 ㎚의 막두께를 갖도록 성장된다. 그 다음에, 실리콘 산화막(11)은 포토리소그래피(photolithography)법과 드라이 에칭(dry etching)법을 적용하여 형성되어 실리콘 산화막(11)의 한 패턴이 실리콘 기판(1) 내의 채널 영역에 남게 된다.
실리콘 산화막(11)이 CVD법을 사용함으로써 형성된 후에는, 도 6b에서 도시한 것처럼 측벽 산화막(12)을 형성하도록 에치-백(etch-back) 동작이 수행된다. 여기서, 실리콘 산화막(11)과 측벽 산화막(12)은 비소가 이온 주입될 때 마스크로서 기능한다. 그 후, 비소는 주입 영역(19)내 마스크의 개구[개구 폭 W]를 통해서 이온 주입된다.
개구 폭 W는, 비트선의 미세화 정도에 따라서, 열 어닐링이 수행될 때 가로 방향으로의 비소의 확산을 고려함으로써 적절하게 예정된다. 이러한 경우, 개구 폭 W의 값을 결정하기 위해 마스크 개구 경계(10)는 측벽 산화막(12)이 기판(1)의 표면에 접한 지점에 위치한다. 본 발명이 미세 장치에 응용되기 때문에 개구 폭 W는 통상 0.4 ㎛이다. 예를 들어, 0.1 내지 0.2 ㎛로 설정된다.
측벽 산화막(12)은 포토-레지스트(photo-resist)를 사용하는 리소그래피의 한계보다 더 가는 선을 형성하도록 제공된다. 비트선을 형성하기 위한 실리콘 산화막(11)들 간의 공간이 측벽 산화막(12)없이 충분히 가는 상태에서 형성될 수 있다면 측벽 산화막(12)은 필요하지 않게 된다.
실리콘 산화막(11)과 측벽 산화막(12)은 비소가 이온 주입될 때 마스크로서 기능할 수 있다면 다른 물질로 형성될 수도 있다. 그래서, 실리콘 질화 막(silicon nitride film), 폴리실리콘 및 그 유사한 것들이 사용될 수도 있다. 더우기, 측벽 산화막이 형성되지 않는다면 실리콘 산화막(11) 대신에 포토-레지스터가 그대로 사용되어 질 수도 있다.
도 6c에 도시한 바와 같이, 실리콘 산화막(14)은 오염 보호(contamination protection)을 위해서 열산화법을 사용함으로써 기판(1)의 표면 상에 형성된다. 그 후에는, 마스크로써 실리콘 산화막(11)과 측벽 산화막(12)을 가지고, 비소의 이온 주입은 40 keV의 가속 에너지와 5 × 1014㎝-2의 도스량의 조건 하에서 수행된다. 다시, 비소의 이온 주입은 200 keV의 가속 에너지와 2 × 1015㎝-2의 도스량의 조건 하에서 수행된다. 그 후, 주입된 이온들의 피크(peak) 위치는 가속 에너지에 따라 분리되어, 도 6c에 도시한 바와 같이, 그 이온들은 기판(1)의 얕은 영역에 주입된 이온들(16)과 기판(1)의 깊은 영역에 주입된 이온들(17)로 분리된다.
여기에서, 저가속 에너지 하에서 비소를 이온 주입하는 과정에는, 이온 주입된 비소의 농도가 피크되는 곳은 기판(1)의 표면으로부터 200 Å(angstroms) 정도의 깊이에 위치하도록 실리콘 산화막(14)의 두께를 고려함으로써, 20 내지 80 keV 사이의 범위, 특히 30 내지 50 keV 사이의 범위에 있는 가속 에너지를 적절하게 선택하는 것이 바람직하다. 전형적으로, 비소의 도스량은 1 × 1014내지 1 × 1016㎝-2사이의 범위에 있다. 보다 양호하게는, 활성화가 이후의 열 어닐링 과정에서 수행될 때 비소의 필요 이상의 확산이 짧은 채널 효과를 일으키지 않는 범위에서 적절하게 선택된다.
고가속 에너지를 가진 비소를 이온 주입하는 과정에서, 100 내지 300 keV 사이의 범위, 특히 그 농도에서 이온 주입된 비소의 피크가 기판(1)의 표면으로부터 약 400 내지 500 Å 사이의 깊이에 위치하도록 150 내지 250 keV 사이의 범위에서 가속 에너지를 적절하게 선택하는 것이 바람직하다. 이러한 경우, 비소의 도스량은 통상 1 × 1014내지 1 × 1016㎝-2사이의 범위에 있다. 상기 비소의 도스량은 상기 저가속 에너지를 가진 이온 주입 과정에서의 비소의 도스량보다 더 많은 것이 바람직하다. 깊게 주입된 불순물은 그 불순물이 다소 가로 방향으로 확산된다 할 지라도 이후의 열 어닐링 과정에서 확산되기 때문에 게이트 하에서의 채널에서 캐리어(carriers)의 이동에 어떤 영향도 끼치지 않는다. 그러므로, 그 소자의 동작에는 아무런 문제가 없게 된다.
비소의 이온 주입의 회수는 비소의 농도가 적어도 소자의 동작에 의해 영향을 받는 기판의 얕은 부분에서 초과하지 않는다면 3번 이상이 될 수도 있다. 특히, 고가속 에너지를 가진 이온 주입의 수행이 다수의 회수로 나누어져서, 각 회수마다 가속 에너지를 변화하고 그 후에 비소를 이온 주입한다면, 깊이 방향으로 긴 범위에서 고농도 영역을 형성하는 것은 용이하다. 더우기, 고가속 에너지를 가진 이온 주입과 저가속 에너지를 가진 이온 주입은 임의의 순서로 수행될 수도 있다.
도 7a에 도시된 바와 같이, 어닐링이 N2분위기, 예컨대 900 ℃의 온도와 20분동안에 수행될 때, 이온 주입된 비소는 확산되고 활성화되어, 소스/드레인 영역으로 제공되는 n-형 불순물 확산층(5)의 형성으로 유도된다. 그 결과, 비트선으로 제공되는 n-형 불순물 확산층(5)은, n-형 불순물 확산층(5)의 깊은 부분에서의 폭이 그 n-형 불순물 확산층(5)의 상부에서의 폭보다 더 크도록 형성된다.
불순물 확산층(5)의 형태는 각 주입 시기에서의 도스량과 주입 에너지에 따른다. 비소가 높은 에너지를 가지고 주입될 때 도스량이 비소가 낮은 에너지를 가지고 주입될 때 도스량보다 많다면, 불순물 확산층의 상부보다 깊은 위치에서 불순물 확산층의 상부의 폭보다 넓은 최대 폭을 갖도록 형성된다. 기호 (20)에 의해 예시된 불순물 확산층(5)의 최대폭 위치에서, 최대 비소 농도에 해당하는 위치는 불순물 확산층(5)의 폭 방향에서 중심에 존재한다.
덧붙여 말하자면, 어닐링 온도는 800 내지 950 ℃ 사이의 범위, 보다 양호하게는 800 내지 850 ℃ 사이의 범위에 있다. 미세화 정도가 높으면 높을수록, 상기 범위에서 더 낮은 온도측 상에서 온도를 사용하는 것이 바람직하다.
다음으로, 100 ㎚ 정도의 두께를 가진 실리콘 산화막(6)은 실리콘 산화막(11)과 측벽 산화막(12)을 가진 실리콘 기판(1)을 마스크로서 열 산화함으로써 n-형 불순물 산화막(5) 상에 형성된다. 그 후에, 실리콘 산화막(11)과 측벽 산화막(12)은 실리콘 기판(1)의 채널 영역에 해당하는 표면을 노출하기 위해서 웨트 에칭(wet-etching)에 의해 제거된다. 열 산화법을 사용하여 계속하면서, 실리콘 산화막(7)은 터널 산화막으로서의 막 두께, 예를 들어, 8 ㎚를 갖도록 형성된다. 그러면, 도 7b까지의 구조가 완성된다.
터널 산화막은 통상의 열산화법 대신, RTO(Rapid Thermal Oxidation)법을 사용함으로써 형성된다. 더우기, 터널 산화막의 신뢰성을 향상하기 위해서는, 산화는 산소 외에 N2O 또는 NH3를 포함하는 분위기에서 RTO법을 사용함으로써 수행될 수도 있어, 그 후에 실리콘 질화 산화막을 형성하도록 할 수 있다.
계속해서, 도 8a에 도시된 것처럼, 폴리실리콘막은 CVD법에 의해서 150 ㎚로 성장한다. 폴리실리콘막은 포토리소그래피법과 RIE(Reactive Ion Etching)법을 사용함으로써 플로팅 게이트(8)가 채널 영역의 중앙과 드레인 영역(5)의 측면 사이에 형성되도록 패턴화된다. 따라서, 스플리트 게이트 영역이 채널 영역의 중앙과 소스 영역(5) 사이에 형성된다.
다음으로, 도 8b에 도시된 바와 같이, 열산화는 실리콘 산화막(2)이 폴리실리콘막(8)과 스플리트 게이트 영역의 측벽 상에 30 ㎚의 막 두께로 성장하도록 수행된다. 그 다음에는, 폴리실리콘은 CVD법에 의해서 250 ㎚의 막 두께로 성장한다. 그 후에는, 포토리소그래피법과 RIE법은 컨트롤 게이트(3)를 형성하도록 사용된다. 컨트롤 게이트(3)는 폴리실리콘 대신, 폴리사이드 막에 의해서 형성될 수도 있다.
도 9는 시뮬레이션에 의해서 조사된, 불순물(비소) 확산층과 불순물 농도의 프로파일의 형태를 도시한다. 도 9는 폭 방향에서 비트선의 중앙으로부터 폭 방향에서 다음 비트선의 중앙까지의 한 단위로서, 단일 메모리 셀의 단면을 도시한다. 시뮬레이션과 관련이 없는 소자들은 생략된다. 불순물 확산층(5)의 상부에서의 불순물 확산층(5)의 폭은 불순물 확산층(5)의 한 측면에서 거의 0.28 ㎛이다. 불순물 확산층(5)의 깊이는 거의 0.42 ㎛이다. 그 후에, 최대 비소 농도를 지시하는 부분은 기호 M으로 예시되며 0.12 ㎛의 깊이에서 나타난다.
도 10은 이온 주입 시기에서의 마스크(9)의 위치를 도시한다. 마스크(9)의 개구 부분은 폭 방향으로 비트선(5)의 중앙 P에 해당하는 개구 부분의 중심에서, 0.1 ㎛의 폭 W를 가진다. 깊이 방향에서 불순물 농도가 1 × 1018㎝-3이상인 불순물 확산층(5)의 기호 b에 의해서 예시된 두께는 거의 0.35 ㎛이다. 가로 방향에서 마스크 개구 경계(10)로부터 불순물 확산층(5)의 기호 a로 예시된 불순물 거리는 거의 0.23 ㎛이다.
도 11은 비교예를 도시한다. 도 11은, 비소가 40 keV의 가속 에너지와 5 × 1015㎝-2의 도스량의 조건하에서 주입되고 그 후에 이 실시예와 유사하게 어닐링이 20분간 900 ℃의 온도에서 수행될 때 시뮬레이션의 결과로서 불순물 확산층(25)의 형태와 농도 프로파일을 도시한다. 불순물 확산층(25)의 상부에서의 불순물 확산층(25)의 폭은 불순물 확산층(25)의 한 측면 상에서 거의 0.28 ㎛이다. 그 외에, 도 10의 마스크 부분와 유사하게, 마스크 부분이 설정된다.
도 9와 11에 관해서, 도 12는 폭 방향으로 비트선들(5, 25)의 중앙에서의 불순물 농도의 프로파일을 도시한다. 도 12의 곡선 A는 도 9에 해당하는 이 실시예에서 불순물 확산층(5)의 불순물 농도의 프로파일을 지시한다. 곡선 B는 도 11에 해당하는 비교예에서 불순물 확산층(25)의 불순물 농도의 프로파일을 지시한다.
이러한 방식으로, 이 실시예에서의 플래시 메모리는 깊이 방향으로 큰 불순물 확산층을 갖는다. 도스량의 총량이 오히려 적음에도 불구하고, 곡선 A에서 보이듯이, 5 × 1019㎝-3이상의 고농도를 지시하는 불순물 확산부가 0.06과 0.2 ㎛ 사이의 깊이 부분에서 나타나고, 1 × 1019㎝-3이상의 고농도를 지시하는 불순물 확산부는 0.3 ㎛의 깊이까지 존재한다. 이에 반하여, 5 × 1019㎝-3이상의 고농도를 지시하는 불순물 확산부는 곡선 B에서 보이듯이, 비교예에서 발생하지 않고, 1 × 1019㎝-3이상의 고농도를 지시하는 불순물 확산부는 거의 0.18 ㎛의 깊이에 한정된다.
이 실시예에서, 기판의 표면 상에 있는 불순물 확산층의 폭이 비교예와 동일하다는 사실로부터 이해될 수 있듯이, 가로 방향으로의 확산이 소자의 동작에 관계하는 표면 부근에서 작다. 따라서, 짧은 채널 효과 등과 같은 문제가 발생하지 않는다.
상술한 바와 같이, 본 발명에 따르면, 저저항을 가진 비트선으로 사용되는 불순물 확산층을 가진 플래시 메모리는 소자의 동작에 영향을 끼치지 않으면서 얻을 수 있다.
<실시예 2>
도 13에서 도시한 바와 같이, 고농도의 p-형 불순물층(22)은 이온 주입에 의해서 p-형 실리콘 기판(1)에서 형성된다. 고 p-형 불순물층(22)은, 거의 5 × 1016내지 5 × 1017㎝-3사이의 보론(boron) 농도를 갖기 위해서, p-형 실리콘 기판(1)에서 0.2 내지 0.4 ㎛의 깊이 범위에서의 보론 농도가 p-형 실리콘 기판(1)에서 다른 부분에서의 보론 농도보다 더 높도록 형성된다. 그 후에, 도 14에서 도시한 플래시 메모리는 도 6a 내지 8b에 도시한 실시예(1)에 유사하게 형성된다.
본 발명에서, 특히 비소의 이온 주입이 고가속 에너지로 수행될 때 비소의 도스량이 크다면 기판의 깊은 영역에서 가로 방향으로의 불순물 확산층의 폭은 크다. 결과적으로 플래시 메모리가 동작하고, 드레인 및 소스의 불순물 확산층에 해당하는 공핍층들이 서로 연결되는 펀치 쓰루 현상이 쉽게 발생될 때, 공핍층들은 확장된다. 이러한 관점으로부터, 고 p-형 불순물층(22)이 제2 실시예에서처럼 형성된다면, 고 p-형 불순물층은 펀치 쓰루 스톱퍼로서 기능한다. 그러므로, 비소의 이온 주입이 고 가속 에너지로 수행될 때, 도스량을 더욱 더 크게 만드는 것이 가능하다.
<실시예 3>
셀프-얼라이닝(self-aligning)형 플래시 메모리는 도 15a 내지 18b를 참조하여 후술될 것이다.
먼저, 도 15a에 도시된 바와 같이, 활성화 영역(채널, 드레인 및 소스 영역)과 소자 분리 영역(32)은 보통의 선택 산화법에 의하여 p-형 실리콘 기판(31)에 형성된다.
도 15b에 도시된 바대로 계속해서, 게이트 절연막(40)은 예를 들어 열산화법에 의해서 형성된다. 용량 결합비를 보다 높게 만들기 위해 열산화막(40)의 두께는 터널 영역의 산화막의 두께보다 더 두꺼운 것이 필수적이다.
그 후에, 예를 들어 200 ㎚의 폴리실리콘층(41)은 CVD법을 사용함으로써 게이트 절연막(40) 상에 형성되고, 예를 들어 20 ㎚의 산화막층으로 구성된 층(42)과 예를 들어 100 ㎚의 산화막의 질화막층이 폴리실리콘(41) 상에 형성된다. 그 후에, 플로팅 게이트 전극은 게이트 절연막, 폴리실리콘층(41) 및 그 층(42)의 패턴닝(patterning)에 의해서 형성된다.
다음에는, 도 15c에서 도시된 바와 같이, 20 ㎚ 정도의 산화막(43)과 80 ㎚ 정도의 질화막(44)은 CVD법을 사용함으로써 기판의 전체 표면 상에 형성된다. 그 후에는, 질화막 측벽(45)은 도 15d에 도시된 바와 같이 이방성 에칭을 사용함에 의해서 질화막(44) 상에 에치-백을 수행함으로써 형성된다. 이 때에, 막(42)에서 20 ㎚ 정도의 산화막은 에치-백이 질화막(44) 상에서 수행될 때 기판 보호막으로서 기능한다. 이러한 과정에서 플로팅 게이트(41)는 질화막에 의해서 완전히 덮힌다.
다음으로, 도 16a에 도시된 바와 같이,실시예 1하게 비소는 마스크로서 이러한 질화막을 가지고 주입된다. 실시예 1에서 기재된 조건은 이 시기에서의 조건으로서 이용되어 질 수 있다. 여기에서, 예를 들자면, 이온 주입은, 저가속 에너지 하에서의 주입 과정에서 가속 에너지 30 keV와 도스량 1 × 1015㎝-2의 조건과, 고가속 에너지 하에서의 주입 과정에서 가속 에너지 200 keV와 도스량 5 × 1015㎝-2의 조건 하에서 수행된다.
계속해서, 비트선으로서 제공되는 불순물 확산층(소스/드레인 영역)(48)은 예를 들어 900 ℃의 온도에서의 N2분위기에서 확산에 의해서 형성된다. 이 때, 불순물 확산층(48)은 주입된 불순물의 열확산(thermomigration)에 의해 질화막 측벽(45) 하에서 압입되고, 이 실시예에서는 동시에 깊은 불순물 확산층은 기판내에 형성된다. 열 어닐링의 이러한 조건은실시예 1에서 설명되는 조건으로부터 선택된 어느 하나로 적절하게 변화될 수도 있다.
다음으로, 도 16b에 도시된 바와 같이, 예를 들어 100 ㎚의 산화막(34)은, 마스크로서 기판을 질화막들(42, 43)을 가지고 열산화함으로써 불순물 확산층(48) 상에 형성된다. 이 열산화의 시기에, 플로팅 게이트의 폴리실리콘(41)은 질화막 마스크(42)에 의해서 덮여지므로 산화되지 않는다.
그 후에는, 도 16c에 도시된 바와 같이, 질화막들(42, 45)은 웨트 에칭에 의해서 제거된다. 에칭 스톱퍼가 플로팅 게이트(41)를 덮은 얇은 산화막(42)은 웨트 에칭에 의해서 제거된다. 따라서, 질화막 측벽(45)이 형성되는 부분에 해당하는 불순물 확산층(48)의 표면은 노출된다.
다음으로, 도 17a에 도시된 바와 같이, 예를 들어 8 ㎚의 얇은 산화막(37)이 열산화법에 의해서 불순물 확산층(48)의 표면 상에 형성된다. 예를 들어 120 ㎚의 폴리실리콘(46)은 도 17b에 도시된 것처럼 CVD법에 의해서 얇은 산화막(37) 상에 형성된다. 이 폴리실리콘(46)은 도 17c에 도시된 풀리실리콘 측벽(47)을 형성하도록 이방성 에칭에 의해서 에치-백된다. 이 때에, 폴리실리콘 측벽(47)은 불순물 확산층(48) 상에 얇은 산화막 영역(37)을 완전하게 덮도록 형성된다. 그 후에, 플로팅 게이트(41) 상에 형성된 산화막은 웨트 에칭에 의해서 제거된다.
다음으로, 도 18a에 도시된 바와 같이, 예를 들어 100 ㎚의 폴리실리콘은 플로팅 게이트(41)와 폴리실리콘 측벽(47)이 일체화되는 폴리실리콘층(35)를 형성하기 위해 CVD법에 의해서 전체 표면 상에 형성되고 패턴화된다.
다음에는, 도 18b에 도시된 바와 같이, ONO막의 층간 절연막(39)는 폴리실리콘막(35) 상에 형성되고, 그리고 나서 폴리실리콘으로 형성된 컨트롤 게이트(36)는 층간 절연막(39)을 형성하고, 마침내 이 실시예에서의 플래시 메모리는 완성된다.
<실시예 4>
실시예 (3)에서, 이온 주입은 도 15d에 도시된 바와 같이 질화막 측벽(45)의 형성 후에 수행된다. 실시예 (4)에서, 플로팅 게이트(51)와 컨트롤 게이트(52)는 도 19a에 도시된 바와 같이 실리콘 기판(1) 상에 예정된 형태로 패턴화된다. 그 후에, 이온 주입은 마스크로서 패턴된 스택 구조를 가지고 수행된다. 그 후에, 열 어닐링은 불순물 확산층(54)이 도 19b에 도시된 것처럼 형성될 수 있게 한다. 이 때에 주입 조건과 열 어닐링 조건은실시예 1과 유사하게 설정된다.
상기 실시예 1 내지 4는 n-형 불순물로서 비소를 사용함으로써 설명되었다. 그러나 다른 물질들이 n-형 불순물이 될 수 있다면 사용될 수도 있다. 예를 들어, 인(phosphorus)이 사용될 수도 있다. 더우기, 인은 수회의 이온 주입 동작들 중의 하나로 사용될 수도 있고, 비소는 수회의 이온 주입 동작들 중의 다른 하나로 사용될 수도 있다.
본 발명에 따르면, 비트선의 폭이 얇게 만들어 지고, 미세 구조가 생성된다 할지라도, 저항을 증가하지 않으면서 콘택트리스 어레이형 비활성 메모리를 제공하는 것이 가능하다. 더우기, 본 발명에 따르면, 단일 콘택트에 다수의 메모리 셀을 연결하도록 충분히 저저항으로 감소하는 것이 가능하다. 그러므로, 초미세 구조를 생성하기 위한 콘택트의 수가 감소될 수 있다.

Claims (25)

  1. 제1 도전형의 반도체 영역, 및
    상기 반도체 영역의 소정 영역에 상기 제1 도전형과는 다른 상기 제2 도전형의 불순물을 도핑함으로써 형성되고, 비트선으로서 사용되는 제2 도전형의 불순물 확산층을 포함하되,
    상기 불순물 확산층은 불순물 농도가 실질적으로 1 × 1018㎝-3이상인 특정층을 갖고,
    BA 인
    (여기서 A는 상기 소정 영역으로부터 가로 방향으로의 확산 거리이고 B는 깊이 방향으로의 상기 특정층의 두께)
    비휘발성 메모리.
  2. 제1 항에 있어서,
    깊이 방향으로의 상기 불순물 확산층의 두께가 상기 불순물 확산층의 표면부의 폭의 반보다 큰 비휘발성 메모리.
  3. 제1 항 또는 제2 항에 있어서,
    상기 불순물 확산층의 상기 깊이 방향으로의 상기 특정층의 상기 두께는 실질적으로 0.25 ㎛ 이상인 비휘발성 메모리.
  4. 제 1항 또는 제2 항에 있어서,
    상기 불순물 확산층은, 깊이 방향으로의 상기 불순물 확산층의 소정 위치에 상기 불순물 확산층의 상기 불순물 농도가 최대인 최대 불순물 농도부를 가지는 비휘발성 메모리.
  5. 제4 항에 있어서,
    상기 최대 불순물 농도부는 실질적으로 상기 불순물 확산층의 표면부로부터 0.05 ㎛ 이상의 깊이에 제공되는 비휘발성 메모리.
  6. 제1 항 또는 제2 항에 있어서,
    상기 불순물 확산층의 표면부에 근접한 측면은 상기 불순물 확산층의 불순물 농도가 상기 불순물 확산층의 상기 표면부로부터 멀리 떨어진 측면보다 더 낮은 비휘발성 메모리.
  7. 제 4항에 있어서,
    상기 불순물 확산층에서, 상기 최대 불순물 농도부에 해당하는 깊이에서의 상기 불순물 확산층의 폭은 상기 불순물 확산층의 표면부 상에서의 상기 불순물 확산층의 폭보다 더 큰 비휘발성 메모리.
  8. 제1 항 또는 제2 항에 있어서,
    상기 제2 도전형의 불순물이 비소인 비휘발성 메모리.
  9. 제1 도전형의 반도체층, 및
    신호를 전송하기 위해 상기 제1 도전형의 반도체층 상에 형성되는 다수의 불순물 확산층들을 포함하되,
    상기 제1 도전형의 반도체층은 상기 신호가 상기 다수의 불순물 확산층들 각각에서 전송될 때 공핍층들이 서로 연결되는 펀치 쓰루(punch through)를 방지하는 비휘발성 메모리.
  10. 제9 항에 있어서,
    깊이 방향으로의 상기 불순물 확산층의 두께는 상기 불순물 확산층의 표면부 상에서의 폭의 반보다 더 큰 비휘발성 메모리.
  11. 제9 항 또는 제10 항에 있어서,
    깊이 방향으로의 상기 불순물 확산층의 소정 위치에서, 상기 불순물 확산층은 상기 불순물 확산층의 불순물 농도가 최대인 최대 불순물 농도를 가지는 비휘발성 메모리.
  12. 제9 항 또는 제10 항에 있어서,
    상기 불순물 확산층의 표면부에 근접한 측면은 상기 불순물 확산층의 불순물 농도가 상기 불순물 확산층의 상기 표면부로부터 멀리 떨어진 측면보다 낮은 비휘발성 메모리.
  13. 제11 항에 있어서,
    상기 불순물 확산층에서, 최대 불순물 농도부에 해당하는 깊이에서의 상기 불순물 확산층의 폭은 상기 불순물 확산층의 표면부 상에서의 상기 불순물 확산층의 폭보다 큰 비활성 메모리.
  14. 비휘발성 메모리를 제조하는 방법에 있어서,
    제1 도전형의 반도체 영역에서 비트선을 형성하기 위한 소정 영역을 제공하는 단계,
    상기 반도체 영역 상의 상기 소정 영역내에 개구부를 가지는 마스크를 형성하는 단계,
    상기 제1 도전형과는 다른 제2 도전형의 제1 불순물을 이용하여, 제1 가속 에너지를 가지고, 상기 마스크의 상기 개구부를 통해서 상기 반도체 영역의 상기 소정 영역내에 제1 이온 주입을 수행하는 단계,
    상기 제2 도전형의 제2 불순물을 이용하여, 상기 제1 가속 에너지보다 낮은 제1 가속 에너지를 가지고, 상기 마스크의 상기 개구부를 통해서 상기 반도체 영역의 상기 소정 영역 내에 제2 이온 주입을 수행하는 단계, 및
    상기 비트선을 형성하기 위해 상기 제1 및 제2 불순물을 가열함으로써 불순물 확산층을 형성하는 단계
    를 포함하는 비휘발성 메모리 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 가속 에너지는 100 내지 300 keV이고,
    상기 제2 가속 에너지는 20 내지 80 keV인
    비휘발성 메모리 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 불순물의 도스량이 상기 제2 불순물의 도스량보다 큰 비휘발성 메모리 제조 방법.
  17. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 마스크의 상기 개구부의 폭이 실질적으로 0.4 ㎛ 이하인 비휘발성 메모리 제조 방법.
  18. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 불순물은 서로 종류가 동일한 비휘발성 메모리 제조 방법.
  19. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 불순물은 서로 종류가 다른 비휘발성 메모리 제조 방법.
  20. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제1 이온 주입은 상기 제2 이온 주입 전에 수행되는 비휘발성 메모리 제조 방법.
  21. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제2 이온 주입이 상기 제1 이온 주입 전에 수행되는 비휘발성 메모리 제조 방법.
  22. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 불순물이 비소인 비휘발성 메모리 제조 방법.
  23. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 반도체 영역에 상기 제1 도전형이 불순물층, 상기 반도체 영역보다 농도가 더 높은 불순물층을 형성하는 단계를 더 포함하되,
    상기 제1 이온 주입은 상기 불순물층의 내부에서 최대 불순물 농도부를 설정하도록 수행되는
    비휘발성 메모리 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 도전형의 불순물층은, 상기 다수의 불순물 확산층들 각각이 동작할 때 공핍층들이 서로 연결되는 펀치 쓰루의 발생을 억제하는 펀치 쓰루 스톱퍼로서 기능하는 비휘발성 메모리 제조 방법.
  25. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 불순물 확산층을 형성하는 상기 단계는 800 내지 950 ℃ 사이의 온도에서 상기 제1 및 제2 불순물을 어닐링하는 단계를 포함하는 비휘발성 메모리 제조 방법.
KR1019990012617A 1998-04-10 1999-04-09 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 KR100320882B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10099212A JPH11297863A (ja) 1998-04-10 1998-04-10 コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法
JP1998-099212 1998-04-10

Publications (2)

Publication Number Publication Date
KR19990083105A true KR19990083105A (ko) 1999-11-25
KR100320882B1 KR100320882B1 (ko) 2002-02-04

Family

ID=14241359

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990012617A KR100320882B1 (ko) 1998-04-10 1999-04-09 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법

Country Status (4)

Country Link
US (1) US6172393B1 (ko)
JP (1) JPH11297863A (ko)
KR (1) KR100320882B1 (ko)
CN (1) CN1135625C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818873B1 (ko) * 2001-06-26 2008-04-01 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012008B1 (en) * 2000-03-17 2006-03-14 Advanced Micro Devices, Inc. Dual spacer process for non-volatile memory devices
US6767809B2 (en) * 2002-11-19 2004-07-27 Silterra Malayisa Sdn. Bhd. Method of forming ultra shallow junctions
US20060084268A1 (en) * 2004-10-15 2006-04-20 Martin Verhoeven Method for production of charge-trapping memory cells
JP2009182076A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212455A (ja) * 1990-04-11 1992-08-04 Ricoh Co Ltd 半導体メモリ装置
JPH05218329A (ja) * 1992-02-07 1993-08-27 Ricoh Co Ltd 半導体装置とその製造方法
JPH0794686A (ja) * 1993-06-30 1995-04-07 Nippon Steel Corp 不揮発性半導体記憶装置及びその製造方法
JPH07263667A (ja) * 1994-03-24 1995-10-13 Rohm Co Ltd 半導体装置
JP2699890B2 (ja) 1994-09-29 1998-01-19 日本電気株式会社 不揮発性半導体記憶装置
JP3330762B2 (ja) * 1994-12-16 2002-09-30 沖電気工業株式会社 Ｍｏｓトランジスタ
JP3772916B2 (ja) * 1996-03-07 2006-05-10 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5777361A (en) * 1996-06-03 1998-07-07 Motorola, Inc. Single gate nonvolatile memory cell and method for accessing the same
KR100244271B1 (ko) * 1997-05-06 2000-02-01 김영환 반도체소자 구조 및 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818873B1 (ko) * 2001-06-26 2008-04-01 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR100320882B1 (ko) 2002-02-04
JPH11297863A (ja) 1999-10-29
CN1135625C (zh) 2004-01-21
CN1232295A (zh) 1999-10-20
US6172393B1 (en) 2001-01-09

Similar Documents

Publication Publication Date Title
US7122869B2 (en) Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions
US7091091B2 (en) Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer
US5231299A (en) Structure and fabrication method for EEPROM memory cell with selective channel implants
US5429970A (en) Method of making flash EEPROM memory cell
KR100239459B1 (ko) 반도체 메모리 소자 및 그 제조방법
EP1231646A2 (en) Semiconductor memory capable of being driven at low voltage and its manufacture method
US6359303B1 (en) Split gate flash memory with virtual ground array structure and method of fabricating the same
EP0566187A2 (en) Non-volatile trench memory device and self-aligned method for making such a device
JP2003204002A (ja) トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
US6555869B2 (en) Non-volatile memory device and method of manufacturing the same
US6114204A (en) Method of fabricating high density flash memory with self-aligned tunneling window
KR20050077503A (ko) 불휘발성 반도체 기억 장치
US6329247B1 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
KR100320882B1 (ko) 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법
US6294812B1 (en) High density flash memory cell
US6608348B2 (en) Nonvolatile semiconductor memory array with skewed array arrangement
KR100621545B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7214585B2 (en) Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges
US6194271B1 (en) Method for fabricating flash memory
KR19990007264A (ko) 반도체 메모리 소자 및 그 제조방법
KR100399415B1 (ko) 비휘발성 메모리소자 및 그의 제조방법
KR0155829B1 (ko) Nand형 불휘발성 메모리장치 및 그 제조방법
KR100632641B1 (ko) 플래시 메모리 셀 제조 방법
KR100281139B1 (ko) 비휘발성 메모리소자 및 그의 제조방법
JPH10261726A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee