JP3330762B2 - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- gate electrode
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタに
係り、特に高耐圧ＭＯＳとして用いられるオフセットゲ
ート構造に関するものである。
係り、特に高耐圧ＭＯＳとして用いられるオフセットゲ
ート構造に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、特開昭６１−１７１１６５号公報に記載される
ようなものがあった。
例えば、特開昭６１−１７１１６５号公報に記載される
ようなものがあった。
【０００３】図５はかかる従来の高耐圧オフセットゲー
トＭＯＳトランジスタの製造工程断面図である。 （１）まず、図５（ａ）に示すように、比抵抗１〜２Ω
ｃｍのＮ型半導体Ｓｉ基板１の表面に、厚さ５００Å程
度の酸化膜２を形成し、次いで、窒化膜等の耐酸化性膜
１０００Åを形成し、公知のホトリソ・エッチング技術
で耐酸化性膜パターン３を形成する。 （２）次に、図５（ｂ）に示すように、公知のホトリソ
技術で耐酸化性膜パターン３の外側に、距離４を離間さ
せてホトレジストパターン５を形成する。次いで、耐酸
化性膜パターン３及びホトレジストパターン５をマスク
として、公知のイオン打ち込み技術により、ボロンを１
Ｅ１３ｃｍ-2の条件で導入し、オフセット層（Ｐ打ち込
み層）６を形成する。 （３）次いで、図５（ｃ）に示すように、ホトレジスト
パターン５を除去した後、耐酸化性膜パターン３をマス
クとして、水蒸気雰囲気中で１０００℃、４００分程度
の酸化処理を行い、耐酸化性膜パターン３以外の領域に
厚さ１００００Å程度の熱酸化膜７を形成する。次い
で、耐酸化性膜パターン３及び酸化膜２を除去し、新た
にゲート酸化膜８を耐酸化性膜パターン３の領域に形成
する。 （４）次に、図５（ｄ）に示すように、ゲート電極とな
るポリシリコンパターン９を、公知のホトリソ・エッチ
ング技術で形成する。次いで、ホトリソ・イオン打ち込
み技術によりソース・ドレインとなるＰ+ 高濃度層１０
と、チャンネルストッパーとなるＮ+ 高濃度層１５を形
成する。 （５）次に、図５（ｅ）に示すように、リンシリカガラ
ス等の絶縁膜１１を形成し、コンタクトホール１２を開
口する。次いで、アルミ等の配線金属１３を形成し、窒
化膜等のパッシベーション膜１４を形成し、高耐圧オフ
セットゲートＭＯＳトランジスタが完成する。
トＭＯＳトランジスタの製造工程断面図である。 （１）まず、図５（ａ）に示すように、比抵抗１〜２Ω
ｃｍのＮ型半導体Ｓｉ基板１の表面に、厚さ５００Å程
度の酸化膜２を形成し、次いで、窒化膜等の耐酸化性膜
１０００Åを形成し、公知のホトリソ・エッチング技術
で耐酸化性膜パターン３を形成する。 （２）次に、図５（ｂ）に示すように、公知のホトリソ
技術で耐酸化性膜パターン３の外側に、距離４を離間さ
せてホトレジストパターン５を形成する。次いで、耐酸
化性膜パターン３及びホトレジストパターン５をマスク
として、公知のイオン打ち込み技術により、ボロンを１
Ｅ１３ｃｍ-2の条件で導入し、オフセット層（Ｐ打ち込
み層）６を形成する。 （３）次いで、図５（ｃ）に示すように、ホトレジスト
パターン５を除去した後、耐酸化性膜パターン３をマス
クとして、水蒸気雰囲気中で１０００℃、４００分程度
の酸化処理を行い、耐酸化性膜パターン３以外の領域に
厚さ１００００Å程度の熱酸化膜７を形成する。次い
で、耐酸化性膜パターン３及び酸化膜２を除去し、新た
にゲート酸化膜８を耐酸化性膜パターン３の領域に形成
する。 （４）次に、図５（ｄ）に示すように、ゲート電極とな
るポリシリコンパターン９を、公知のホトリソ・エッチ
ング技術で形成する。次いで、ホトリソ・イオン打ち込
み技術によりソース・ドレインとなるＰ+ 高濃度層１０
と、チャンネルストッパーとなるＮ+ 高濃度層１５を形
成する。 （５）次に、図５（ｅ）に示すように、リンシリカガラ
ス等の絶縁膜１１を形成し、コンタクトホール１２を開
口する。次いで、アルミ等の配線金属１３を形成し、窒
化膜等のパッシベーション膜１４を形成し、高耐圧オフ
セットゲートＭＯＳトランジスタが完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来の高耐圧オフセットゲートＭＯＳトランジスタで
は、素子間分離として寄生ＭＯＳリークを低減するため
に、高濃度チャンネルストッパー層が不可欠である。通
常、この高耐圧オフセットゲートＭＯＳトランジスタの
チャンネルストッパー層は、高耐圧特性を劣化させず
に、また高い使用電圧で寄生ＭＯＳリークの発生を抑制
するために、図６（図７のＡ−Ａ線断面図に対応）に示
すように、低濃度オフセット層から適当な距離１６を離
間させた位置にＮ+ 高濃度拡散層１５として形成され
る。
た従来の高耐圧オフセットゲートＭＯＳトランジスタで
は、素子間分離として寄生ＭＯＳリークを低減するため
に、高濃度チャンネルストッパー層が不可欠である。通
常、この高耐圧オフセットゲートＭＯＳトランジスタの
チャンネルストッパー層は、高耐圧特性を劣化させず
に、また高い使用電圧で寄生ＭＯＳリークの発生を抑制
するために、図６（図７のＡ−Ａ線断面図に対応）に示
すように、低濃度オフセット層から適当な距離１６を離
間させた位置にＮ+ 高濃度拡散層１５として形成され
る。
【０００５】このとき、距離１６の値は高耐圧オフセッ
トゲートＭＯＳトランジスタに要求される性能によって
決定されるが、オフセット層の接合部より延在する空乏
層の広がり（Ｘｄ1 ）を妨げないよう設定されるため、
素子縮小化の妨げとなっていた。なお、図６において、
１１は絶縁膜である。
トゲートＭＯＳトランジスタに要求される性能によって
決定されるが、オフセット層の接合部より延在する空乏
層の広がり（Ｘｄ1 ）を妨げないよう設定されるため、
素子縮小化の妨げとなっていた。なお、図６において、
１１は絶縁膜である。
【０００６】また、高耐圧オフセットゲートＭＯＳトラ
ンジスタにおいて、オフセット層内の空乏層の広がり
（Ｘｄ2 ）も大きく、その性能に影響を与える。
ンジスタにおいて、オフセット層内の空乏層の広がり
（Ｘｄ2 ）も大きく、その性能に影響を与える。
【０００７】したがって、Ｐ+ 高濃度層とオフセット層
間の距離４は常に一定であることが望ましいが、この距
離４は必要な値よりも大きく設定されており、これもま
た、素子縮小の妨げとなっていた。
間の距離４は常に一定であることが望ましいが、この距
離４は必要な値よりも大きく設定されており、これもま
た、素子縮小の妨げとなっていた。
【０００８】図７はかかる従来の高耐圧オフセットゲー
トＭＯＳトランジスタの上面図、図８は図７のＢ−Ｂ線
断面図である。
トＭＯＳトランジスタの上面図、図８は図７のＢ−Ｂ線
断面図である。
【０００９】前述の高濃度チャンネルストッパー層を持
つ高耐圧オフセットゲートＭＯＳトランジスタでは、ド
レイン部の電界強度がゲートエッジ部よりも周辺部で大
きくなる。これは、図７に示すように、上面図のオフセ
ット層コーナー部６ａが、最も電界強度が高いことが知
られている。
つ高耐圧オフセットゲートＭＯＳトランジスタでは、ド
レイン部の電界強度がゲートエッジ部よりも周辺部で大
きくなる。これは、図７に示すように、上面図のオフセ
ット層コーナー部６ａが、最も電界強度が高いことが知
られている。
【００１０】したがって、静電気等の大きなサージ電圧
が入力された場合、ブレイクダウン電流が周辺部、特に
オフセット層コーナー部６ａに集中し、素子が破壊し易
いという問題点もある。
が入力された場合、ブレイクダウン電流が周辺部、特に
オフセット層コーナー部６ａに集中し、素子が破壊し易
いという問題点もある。
【００１１】本発明は、上記問題点を除去し、高耐圧オ
フセットゲートＭＯＳトランジスタの高濃度チャンネル
ストッパー層による素子面積の増大を防ぎ、また、静電
気破壊耐量の大きい優れた高耐圧オフセットゲートＭＯ
Ｓトランジスタを提供することを目的とする。
フセットゲートＭＯＳトランジスタの高濃度チャンネル
ストッパー層による素子面積の増大を防ぎ、また、静電
気破壊耐量の大きい優れた高耐圧オフセットゲートＭＯ
Ｓトランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、上記目
的を達成するために、 〔１〕ＭＯＳトランジスタにおいて、第１導電型の半導
体基板上に対向する一対の第２導電型のソース・ドレイ
ン拡散層と、このソース・ドレイン拡散層の周囲の第２
導電型のソース・ドレイン拡散層より低濃度のオフセッ
ト拡散層と、このオフセット拡散層から一定距離離間し
てその周囲を囲う第１導電型のチャンネルストッパー拡
散層と、対向する前記オフセット拡散層に挟まれたゲー
ト絶縁膜とゲート電極からなるゲート領域と、前記チャ
ンネルストッパー拡散層の対向部分のオフセット拡散層
に接した領域全てにゲート絶縁膜とゲート電極からなる
ゲート領域を有し、かつ、前記ゲート絶縁膜より厚い第
２の絶縁膜を前記オフセッ ト拡散層部分全てに有するこ
とを特徴とする。
的を達成するために、 〔１〕ＭＯＳトランジスタにおいて、第１導電型の半導
体基板上に対向する一対の第２導電型のソース・ドレイ
ン拡散層と、このソース・ドレイン拡散層の周囲の第２
導電型のソース・ドレイン拡散層より低濃度のオフセッ
ト拡散層と、このオフセット拡散層から一定距離離間し
てその周囲を囲う第１導電型のチャンネルストッパー拡
散層と、対向する前記オフセット拡散層に挟まれたゲー
ト絶縁膜とゲート電極からなるゲート領域と、前記チャ
ンネルストッパー拡散層の対向部分のオフセット拡散層
に接した領域全てにゲート絶縁膜とゲート電極からなる
ゲート領域を有し、かつ、前記ゲート絶縁膜より厚い第
２の絶縁膜を前記オフセッ ト拡散層部分全てに有するこ
とを特徴とする。
【００１３】〔２〕上記〔１〕記載のＭＯＳトランジス
タにおいて、対向する前記オフセット層に挟まれた前記
ゲート絶縁膜とゲート電極からなるゲート領域と、前記
オフセット拡散層と前記チャンネルストッパー拡散層の
対向部分のオフセット拡散層に接したゲート絶縁膜とゲ
ート電極からなるゲート領域のゲート電極を分離し、か
つ、後者のゲート電極は前記チャンネルストッパー拡散
層と同電位となるよう配線金属で接続されていることを
特徴とする。
タにおいて、対向する前記オフセット層に挟まれた前記
ゲート絶縁膜とゲート電極からなるゲート領域と、前記
オフセット拡散層と前記チャンネルストッパー拡散層の
対向部分のオフセット拡散層に接したゲート絶縁膜とゲ
ート電極からなるゲート領域のゲート電極を分離し、か
つ、後者のゲート電極は前記チャンネルストッパー拡散
層と同電位となるよう配線金属で接続されていることを
特徴とする。
【００１４】〔３〕上記〔１〕記載のＭＯＳトランジス
タにおいて、前記オフセット拡散層と前記チャンネルス
トッパー拡散層の対向部分のオフセット拡散層に接した
領域のゲート絶縁膜とゲート電極からなるゲート領域の
ゲート電極の一部を切り離し、その領域に前記ドレイン
拡散層の配線金属を配置することを特徴とする。
タにおいて、前記オフセット拡散層と前記チャンネルス
トッパー拡散層の対向部分のオフセット拡散層に接した
領域のゲート絶縁膜とゲート電極からなるゲート領域の
ゲート電極の一部を切り離し、その領域に前記ドレイン
拡散層の配線金属を配置することを特徴とする。
【００１５】〔４〕上記〔２〕記載のＭＯＳトランジス
タにおいて、分離したゲート電極の各々のゲート絶縁膜
の厚さを、対向する前記オフセット拡散層に挟まれた前
記ゲート絶縁膜とゲート電極からなるゲート領域より
も、前記オフセット拡散層とチャンネルストッパー拡散
層の対向部分のオフセット拡散層に接したゲート絶縁膜
とゲート電極からなるゲート領域において薄くすること
を特徴とする。
タにおいて、分離したゲート電極の各々のゲート絶縁膜
の厚さを、対向する前記オフセット拡散層に挟まれた前
記ゲート絶縁膜とゲート電極からなるゲート領域より
も、前記オフセット拡散層とチャンネルストッパー拡散
層の対向部分のオフセット拡散層に接したゲート絶縁膜
とゲート電極からなるゲート領域において薄くすること
を特徴とする。
【００１６】
【作用】本発明によれば、上記のように構成したので、 〔１〕請求項１記載のＭＯＳトランジスタによれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
【００１７】したがって、オフセット拡散層とＮ+ 高濃
度拡散層の距離を２５％程度小さくすることができる。
度拡散層の距離を２５％程度小さくすることができる。
【００１８】（２）また、オフセット拡散層内の空乏層
の広がりは、従来技術と変化がないが、Ｐ+ 高濃度拡散
層とオフセット層の距離が耐酸化性膜パターンのみで決
定されるため、従来必要であった合わせ余裕が不要にな
る。例えば、従来は、３．０μｍ必要であった距離４
（図６参照）が、距離４１（図４参照）に示すように、
２．０μｍとなり、約３０％の縮小が可能となる。
の広がりは、従来技術と変化がないが、Ｐ+ 高濃度拡散
層とオフセット層の距離が耐酸化性膜パターンのみで決
定されるため、従来必要であった合わせ余裕が不要にな
る。例えば、従来は、３．０μｍ必要であった距離４
（図６参照）が、距離４１（図４参照）に示すように、
２．０μｍとなり、約３０％の縮小が可能となる。
【００１９】（３）ドレイン部の周囲で同じパターンに
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。
【００２０】（４）オフセット拡散層の周辺部が厚い酸
化膜が終端しているため、オフセット拡散層の底面コー
ナー部の曲率半径Ｒ′が大きくなり、ブレイクダウン耐
圧の向上も見込まれる。
化膜が終端しているため、オフセット拡散層の底面コー
ナー部の曲率半径Ｒ′が大きくなり、ブレイクダウン耐
圧の向上も見込まれる。
【００２１】さらに、これらの効果を実現するために新
規に追加する工程が全くなく、コスト的にも増加がな
い。
規に追加する工程が全くなく、コスト的にも増加がな
い。
【００２２】〔２〕請求項２記載のＭＯＳトランジスタ
によれば、ゲート電極を実効的にゲートとして動作する
部分と、チャンネルストッパーとして動作する部分に分
離しているため、上記〔１〕の効果を損ねることなくゲ
ート容量を小さくできる。一般的にゲート容量の充放電
時間は、トランジスタの回路速度を決定する重要な要因
であり、本実施例ではゲート容量を第１実施例に比べ約
１／３にできた。
によれば、ゲート電極を実効的にゲートとして動作する
部分と、チャンネルストッパーとして動作する部分に分
離しているため、上記〔１〕の効果を損ねることなくゲ
ート容量を小さくできる。一般的にゲート容量の充放電
時間は、トランジスタの回路速度を決定する重要な要因
であり、本実施例ではゲート容量を第１実施例に比べ約
１／３にできた。
【００２３】〔３〕請求項３記載のＭＯＳトランジスタ
によれば、上記〔１〕の効果に加えて、ドレイン層の配
線金属とゲート電極の重なり部分をなくしたことによ
り、ゲート電極の段差によって生じる配線金属とゲート
電極間の絶縁膜不良が発生しなくなる。これは、特にト
ランジスタ回路最終段の静電気等のサージ電圧耐量を上
げることができる。
によれば、上記〔１〕の効果に加えて、ドレイン層の配
線金属とゲート電極の重なり部分をなくしたことによ
り、ゲート電極の段差によって生じる配線金属とゲート
電極間の絶縁膜不良が発生しなくなる。これは、特にト
ランジスタ回路最終段の静電気等のサージ電圧耐量を上
げることができる。
【００２４】〔４〕請求項４記載のＭＯＳトランジスタ
によれば、上記〔２〕と同様にゲート電極を実効的にゲ
ートとして動作する部分と、チャンネルストッパーとし
て動作する部分に分離し、かつ各々のゲート酸化膜厚を
変えているため、チャンネルストッパー部の電界が実効
的にゲートとして動作する部分より大きくなる。したが
って、オフセット拡散層の接合部より延在する空乏層の
広がりが、上層のゲート電極パターン電位によって強く
抑えられるため、オフセット拡散層とＮ+ 高濃度層の距
離をさらに小さくすることができる。
によれば、上記〔２〕と同様にゲート電極を実効的にゲ
ートとして動作する部分と、チャンネルストッパーとし
て動作する部分に分離し、かつ各々のゲート酸化膜厚を
変えているため、チャンネルストッパー部の電界が実効
的にゲートとして動作する部分より大きくなる。したが
って、オフセット拡散層の接合部より延在する空乏層の
広がりが、上層のゲート電極パターン電位によって強く
抑えられるため、オフセット拡散層とＮ+ 高濃度層の距
離をさらに小さくすることができる。
【００２５】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００２６】図１は本発明の第１実施例を示すオフセッ
トゲートＭＯＳトランジスタの上面図、図２はそのオフ
セットゲートＭＯＳトランジスタのＣ−Ｃ線断面図、図
３はそのオフセットゲートＭＯＳトランジスタのＤ−Ｄ
線断面図である。
トゲートＭＯＳトランジスタの上面図、図２はそのオフ
セットゲートＭＯＳトランジスタのＣ−Ｃ線断面図、図
３はそのオフセットゲートＭＯＳトランジスタのＤ−Ｄ
線断面図である。
【００２７】これらの図に示すように、ソース・ドレイ
ン拡散層２６の周囲にオフセット拡散層２２を配置し、
オフセット拡散層２２上部には酸化膜２３を形成する。
ソース・ドレイン拡散層２６の対向部、及びソース・ド
レイン拡散層２６とチャンネルストッパー拡散層（Ｎ+
高濃度拡散層）２８の対向部には、ゲート酸化膜２４と
ポリシリコンパターンからなるゲート電極２５を形成し
た。
ン拡散層２６の周囲にオフセット拡散層２２を配置し、
オフセット拡散層２２上部には酸化膜２３を形成する。
ソース・ドレイン拡散層２６の対向部、及びソース・ド
レイン拡散層２６とチャンネルストッパー拡散層（Ｎ+
高濃度拡散層）２８の対向部には、ゲート酸化膜２４と
ポリシリコンパターンからなるゲート電極２５を形成し
た。
【００２８】したがって、ゲート酸化膜２４とゲート電
極２５はソース・ドレイン拡散層２６からオフセット拡
散層２２で離間された周囲全てに形成されている。な
お、図２及び図３において、２１はＮ型半導体Ｓｉ基板
である。
極２５はソース・ドレイン拡散層２６からオフセット拡
散層２２で離間された周囲全てに形成されている。な
お、図２及び図３において、２１はＮ型半導体Ｓｉ基板
である。
【００２９】このように構成したので、図４に示すよう
に、本発明のオフセットゲートＭＯＳトランジスタで
は、（１）第１に、オフセット拡散層２２の接合部より
延在する空乏層の広がり（Ｘｄ1 ′）は、上層のゲート
電極２５の電位によって特に表面付近で抑えられる。
に、本発明のオフセットゲートＭＯＳトランジスタで
は、（１）第１に、オフセット拡散層２２の接合部より
延在する空乏層の広がり（Ｘｄ1 ′）は、上層のゲート
電極２５の電位によって特に表面付近で抑えられる。
【００３０】この実施例では、ゲート電極２５が無いと
き、すなわち、従来（図５）のように、Ｘｄ1 の値は約
２．０μｍであるのに対し、ゲート電極２５を形成した
図４におけるＸｄ1 ′の値は約１．５μｍとなる。
き、すなわち、従来（図５）のように、Ｘｄ1 の値は約
２．０μｍであるのに対し、ゲート電極２５を形成した
図４におけるＸｄ1 ′の値は約１．５μｍとなる。
【００３１】したがって、オフセット拡散層２２とＮ+
高濃度拡散層２８の距離４２を２５％程度小さくするこ
とができる。
高濃度拡散層２８の距離４２を２５％程度小さくするこ
とができる。
【００３２】（２）第２に、オフセット拡散層２２内の
空乏層の広がり（Ｘｄ2 ′）は、従来技術と変化がない
が、Ｎ+ 高濃度拡散層２８とオフセット拡散層２２の距
離４２が、耐酸化性膜パターンのみで決定されるため、
従来必要であった合わせ余裕が不要になる。
空乏層の広がり（Ｘｄ2 ′）は、従来技術と変化がない
が、Ｎ+ 高濃度拡散層２８とオフセット拡散層２２の距
離４２が、耐酸化性膜パターンのみで決定されるため、
従来必要であった合わせ余裕が不要になる。
【００３３】この実施例では、従来３．０μｍ必要であ
った距離３２が２．０μｍとなり、約３０％の縮小が可
能となる。
った距離３２が２．０μｍとなり、約３０％の縮小が可
能となる。
【００３４】（３）第３に、ドレイン部の周囲で同じパ
ターンになっているため電界強度が均一になり、静電気
等の大きなサージ電圧が入力された場合ブレイクダウン
電流が集中せず、素子の破壊耐量が大幅に向上する。
ターンになっているため電界強度が均一になり、静電気
等の大きなサージ電圧が入力された場合ブレイクダウン
電流が集中せず、素子の破壊耐量が大幅に向上する。
【００３５】（４）第４に、オフセット拡散層２２の周
辺部が厚い酸化膜が終端しているため、オフセット拡散
層２２の底面コーナー部の曲率半径Ｒ′が大きくなり、
ブレイクダウン耐圧の向上も見込まれる。
辺部が厚い酸化膜が終端しているため、オフセット拡散
層２２の底面コーナー部の曲率半径Ｒ′が大きくなり、
ブレイクダウン耐圧の向上も見込まれる。
【００３６】さらに、これらの効果を実現するために、
新規に追加する工程が全くなく、コスト的にも増加がな
い。
新規に追加する工程が全くなく、コスト的にも増加がな
い。
【００３７】なお、図４において、４０は絶縁膜、４１
は距離である。
は距離である。
【００３８】次に、本発明の第２実施例について図９、
図１０及び図１１を用いて説明する。
図１０及び図１１を用いて説明する。
【００３９】図９は本発明の第２実施例を示すオフセッ
トゲートＭＯＳトランジスタの上面図、図１０はそのオ
フセットゲートＭＯＳトランジスタのＥ−Ｅ線断面図、
図１１はそのオフセットゲートＭＯＳトランジスタのＦ
−Ｆ線断面図である。
トゲートＭＯＳトランジスタの上面図、図１０はそのオ
フセットゲートＭＯＳトランジスタのＥ−Ｅ線断面図、
図１１はそのオフセットゲートＭＯＳトランジスタのＦ
−Ｆ線断面図である。
【００４０】上記した第１実施例のゲート電極２５をソ
ース・ドレイン拡散層２６の対向部分と、ソース・ドレ
イン拡散層２６とチャンネルストッパー拡散層２８の対
向部分を分離して第１のゲート電極２５ａ及び第２のゲ
ート電極２５ｂを形成した。さらに、ソース・ドレイン
拡散層２６とチャンネルストッパー拡散層２８の対向部
分のゲート電極２５ｂは、チャンネルストッパー拡散層
２８と同電位となるよう配線金属２９によって接続され
ている。３０はコンタクトである。
ース・ドレイン拡散層２６の対向部分と、ソース・ドレ
イン拡散層２６とチャンネルストッパー拡散層２８の対
向部分を分離して第１のゲート電極２５ａ及び第２のゲ
ート電極２５ｂを形成した。さらに、ソース・ドレイン
拡散層２６とチャンネルストッパー拡散層２８の対向部
分のゲート電極２５ｂは、チャンネルストッパー拡散層
２８と同電位となるよう配線金属２９によって接続され
ている。３０はコンタクトである。
【００４１】この実施例によれば、ゲート電極を実効的
にゲートとして動作する部分、つまり、第１のゲート電
極２５ａと、チャンネルストッパーとして動作する部
分、つまり、第２のゲート電極２５ｂに分離するように
しているため、上記第１実施例の効果を損ねることな
く、ゲート容量を小さくできる。一般的にゲート容量の
充放電時間は、トランジスタの回路速度を決定する重要
な要因であり、本実施例ではゲート容量を第１実施例に
比べて約１／３にできた。
にゲートとして動作する部分、つまり、第１のゲート電
極２５ａと、チャンネルストッパーとして動作する部
分、つまり、第２のゲート電極２５ｂに分離するように
しているため、上記第１実施例の効果を損ねることな
く、ゲート容量を小さくできる。一般的にゲート容量の
充放電時間は、トランジスタの回路速度を決定する重要
な要因であり、本実施例ではゲート容量を第１実施例に
比べて約１／３にできた。
【００４２】次に、本発明の第３実施例について図１２
及び図１３を用いて説明する。
及び図１３を用いて説明する。
【００４３】図１２は本発明の第３実施例を示すオフセ
ットゲートＭＯＳトランジスタの上面図、図１３はこの
オフセットゲートＭＯＳトランジスタのＨ−Ｈ線断面図
である。なお、このオフセットゲートＭＯＳトランジス
タのＧ−Ｇ線断面図は、図２と同様なのでここでは省略
する。
ットゲートＭＯＳトランジスタの上面図、図１３はこの
オフセットゲートＭＯＳトランジスタのＨ−Ｈ線断面図
である。なお、このオフセットゲートＭＯＳトランジス
タのＧ−Ｇ線断面図は、図２と同様なのでここでは省略
する。
【００４４】この実施例では、上記した第１実施例（図
１参照）のゲート電極２５の一部を切断し、ソース・ド
レイン拡散層２６の引き出し電極３１とゲート電極２５
の重なり部分を無くした構造とした。
１参照）のゲート電極２５の一部を切断し、ソース・ド
レイン拡散層２６の引き出し電極３１とゲート電極２５
の重なり部分を無くした構造とした。
【００４５】この実施例によれば、ソース・ドレイン拡
散層２６の配線金属３１とゲート電極２５の重なり部分
をなくしたことにより、ゲート電極２５の段差によって
生じる配線金属３１とゲート電極２５間の絶縁膜不良が
発生しなくなる。
散層２６の配線金属３１とゲート電極２５の重なり部分
をなくしたことにより、ゲート電極２５の段差によって
生じる配線金属３１とゲート電極２５間の絶縁膜不良が
発生しなくなる。
【００４６】これによって、特にトランジスタ回路最終
段の静電気等のサージ電圧耐量を上げることができる。
段の静電気等のサージ電圧耐量を上げることができる。
【００４７】次に、本発明の第４実施例について図１４
を用いて説明する。
を用いて説明する。
【００４８】図１４は本発明の第４実施例を示すオフセ
ットゲートＭＯＳトランジスタの上面図、図１５はこの
オフセットゲートＭＯＳトランジスタのＩ−Ｉ線断面図
である。なお、このオフセットゲートＭＯＳトランジス
タのＪ−Ｊ線断面図は、図９と同様であるので、ここで
は省略する。
ットゲートＭＯＳトランジスタの上面図、図１５はこの
オフセットゲートＭＯＳトランジスタのＩ−Ｉ線断面図
である。なお、このオフセットゲートＭＯＳトランジス
タのＪ−Ｊ線断面図は、図９と同様であるので、ここで
は省略する。
【００４９】上記した第２実施例と同様に、ソース拡散
層とドレイン拡散層の対向部分と、ソース・ドレイン拡
散層２６とチャンネルストッパー拡散層２８の対向部分
を分離して、第１のゲート電極２５ａ及び第２のゲート
電極２５ｂを形成し、その下層の第１のゲート酸化膜２
４ａと第２のゲート酸化膜２４ｂの膜厚を変える。
層とドレイン拡散層の対向部分と、ソース・ドレイン拡
散層２６とチャンネルストッパー拡散層２８の対向部分
を分離して、第１のゲート電極２５ａ及び第２のゲート
電極２５ｂを形成し、その下層の第１のゲート酸化膜２
４ａと第２のゲート酸化膜２４ｂの膜厚を変える。
【００５０】この実施例では、第１のゲート酸化膜２４
ａの膜厚を１０００Åとし、第２のゲート酸化膜２４ｂ
の膜厚を２００Åとした。この２００Åの第２のゲート
酸化膜２４ｂは、同じチップ内に形成される高耐圧オフ
セットゲートＭＯＳトランジスタを駆動する制御用低耐
圧トランジスタのゲート酸化膜であり、このような制御
用低耐圧トランジスタを搭載する半導体素子の場合、新
たな工程を付加することなく形成が可能である。
ａの膜厚を１０００Åとし、第２のゲート酸化膜２４ｂ
の膜厚を２００Åとした。この２００Åの第２のゲート
酸化膜２４ｂは、同じチップ内に形成される高耐圧オフ
セットゲートＭＯＳトランジスタを駆動する制御用低耐
圧トランジスタのゲート酸化膜であり、このような制御
用低耐圧トランジスタを搭載する半導体素子の場合、新
たな工程を付加することなく形成が可能である。
【００５１】このように、第２実施例と同様にゲート電
極を実効的にゲートとして動作する部分、つまり、第１
のゲート電極２５ａと、チャンネルストッパーとして動
作する部分、つまり、第２のゲート電極２５ｂに分離
し、かつ各々のゲート酸化膜厚を変えているため、チャ
ンネルストッパー部の電界が実効的にゲートとして動作
する部分より大きくなる。
極を実効的にゲートとして動作する部分、つまり、第１
のゲート電極２５ａと、チャンネルストッパーとして動
作する部分、つまり、第２のゲート電極２５ｂに分離
し、かつ各々のゲート酸化膜厚を変えているため、チャ
ンネルストッパー部の電界が実効的にゲートとして動作
する部分より大きくなる。
【００５２】したがって、オフセット拡散層の接合部よ
り延在する空乏層の広がりが、上層のゲート電極パター
ン電位によって強く抑えられるため、オフセット拡散層
とチャンネルストッパーとしてのＮ+ 高濃度拡散層の距
離をさらに小さくすることができる。
り延在する空乏層の広がりが、上層のゲート電極パター
ン電位によって強く抑えられるため、オフセット拡散層
とチャンネルストッパーとしてのＮ+ 高濃度拡散層の距
離をさらに小さくすることができる。
【００５３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００５４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。
よれば、次のような効果を奏することができる。
【００５５】〔１〕請求項１記載の発明によれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
【００５６】したがって、オフセット拡散層とＮ+ 高濃
度拡散層の距離を２５％程度小さくすることができる。
度拡散層の距離を２５％程度小さくすることができる。
【００５７】（２）また、オフセット拡散層内の空乏層
の広がりは、従来技術と変化がないが、Ｐ+ 高濃度拡散
層とオフセット層の距離が、耐酸化性膜パターンのみで
決定されるため、従来必要であった合わせ余裕が不要に
なる。例えば、従来３．０μｍ必要であった距離４（図
５参照）が２．０μｍとなり、約３０％の縮小が可能と
なる。
の広がりは、従来技術と変化がないが、Ｐ+ 高濃度拡散
層とオフセット層の距離が、耐酸化性膜パターンのみで
決定されるため、従来必要であった合わせ余裕が不要に
なる。例えば、従来３．０μｍ必要であった距離４（図
５参照）が２．０μｍとなり、約３０％の縮小が可能と
なる。
【００５８】（３）ドレイン部の周囲で同じパターンに
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。
【００５９】（４）オフセット拡散層の周辺部が厚い酸
化膜が終端しているため、オフセット拡散層の底面コー
ナー部の曲率半径Ｒ′が大きくなり、ブレイクダウン耐
圧の向上も見込まれる。
化膜が終端しているため、オフセット拡散層の底面コー
ナー部の曲率半径Ｒ′が大きくなり、ブレイクダウン耐
圧の向上も見込まれる。
【００６０】さらに、これらの効果を実現するために新
規に追加する工程が全くなく、コスト的にも増加がな
い。
規に追加する工程が全くなく、コスト的にも増加がな
い。
【００６１】〔２〕請求項２記載の発明によれば、ゲー
ト電極を実効的にゲートとして動作する部分と、チャン
ネルストッパーとして動作する部分に分離しているた
め、上記〔１〕の効果を損ねることなくゲート容量を小
さくできる。一般的にゲート容量の充放電時間は、トラ
ンジスタの回路速度を決定する重要な要因であり、本実
施例ではゲート容量を第１実施例に比べ約１／３にでき
た。
ト電極を実効的にゲートとして動作する部分と、チャン
ネルストッパーとして動作する部分に分離しているた
め、上記〔１〕の効果を損ねることなくゲート容量を小
さくできる。一般的にゲート容量の充放電時間は、トラ
ンジスタの回路速度を決定する重要な要因であり、本実
施例ではゲート容量を第１実施例に比べ約１／３にでき
た。
【００６２】〔３〕請求項３記載の発明によれば、上記
〔１〕の効果に加えて、ドレイン層の配線金属とゲート
電極の重なり部分をなくしたことにより、ゲート電極の
段差によって生じる配線金属とゲート電極間の絶縁膜不
良が発生しなくなる。これは、特にトランジスタ回路最
終段の静電気等のサージ電圧耐量を上げることができ
る。
〔１〕の効果に加えて、ドレイン層の配線金属とゲート
電極の重なり部分をなくしたことにより、ゲート電極の
段差によって生じる配線金属とゲート電極間の絶縁膜不
良が発生しなくなる。これは、特にトランジスタ回路最
終段の静電気等のサージ電圧耐量を上げることができ
る。
【００６３】〔４〕請求項４記載の発明によれば、上記
〔２〕と同様にゲート電極を実効的にゲートとして動作
する部分とチャンネルストッパーとして動作する部分に
分離し、かつ各々のゲート酸化膜厚を変えているため、
チャンネルストッパー部の電界が、実効的にゲートとし
て動作する部分より大きくなる。したがって、オフセッ
ト拡散層の接合部より延在する空乏層の広がりが、上層
のポリシリコンパターン電位によって強く抑えられるた
め、オフセット拡散層とＮ+ 高濃度層の距離をさらに小
さくすることができる。
〔２〕と同様にゲート電極を実効的にゲートとして動作
する部分とチャンネルストッパーとして動作する部分に
分離し、かつ各々のゲート酸化膜厚を変えているため、
チャンネルストッパー部の電界が、実効的にゲートとし
て動作する部分より大きくなる。したがって、オフセッ
ト拡散層の接合部より延在する空乏層の広がりが、上層
のポリシリコンパターン電位によって強く抑えられるた
め、オフセット拡散層とＮ+ 高濃度層の距離をさらに小
さくすることができる。
【図１】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタの上面図である。
ＯＳトランジスタの上面図である。
【図２】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタのＣ−Ｃ線断面図である。
ＯＳトランジスタのＣ−Ｃ線断面図である。
【図３】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタのＤ−Ｄ線断面図である。
ＯＳトランジスタのＤ−Ｄ線断面図である。
【図４】本発明の効果を説明するオフセットゲートＭＯ
Ｓトランジスタのドレイン部拡大断面図である。
Ｓトランジスタのドレイン部拡大断面図である。
【図５】従来の高耐圧オフセットゲートＭＯＳトランジ
スタの製造工程断面図である。
スタの製造工程断面図である。
【図６】従来のオフセットゲートＭＯＳトランジスタの
ドレイン部拡大断面図である。
ドレイン部拡大断面図である。
【図７】従来のオフセットゲートＭＯＳトランジスタの
上面図である。
上面図である。
【図８】図７のＢ−Ｂ線断面図である。
【図９】本発明の第２実施例を示すオフセットゲートＭ
ＯＳトランジスタの上面図である。
ＯＳトランジスタの上面図である。
【図１０】本発明の第２実施例を示すオフセットゲート
ＭＯＳトランジスタのＥ−Ｅ線断面図である。
ＭＯＳトランジスタのＥ−Ｅ線断面図である。
【図１１】本発明の第２実施例を示すオフセットゲート
ＭＯＳトランジスタのＦ−Ｆ線断面図である。
ＭＯＳトランジスタのＦ−Ｆ線断面図である。
【図１２】本発明の第３実施例を示すオフセットゲート
ＭＯＳトランジスタの上面図である。
ＭＯＳトランジスタの上面図である。
【図１３】本発明の第３実施例を示すオフセットゲート
ＭＯＳトランジスタのＨ−Ｈ線断面図である。
ＭＯＳトランジスタのＨ−Ｈ線断面図である。
【図１４】本発明の第４実施例を示すオフセットゲート
ＭＯＳトランジスタの上面図である。
ＭＯＳトランジスタの上面図である。
【図１５】本発明の第４実施例を示すオフセットゲート
ＭＯＳトランジスタのＩ−Ｉ線断面図である。
ＭＯＳトランジスタのＩ−Ｉ線断面図である。
２１ Ｎ型半導体Ｓｉ基板 ２２ オフセット拡散層 ２３ 酸化膜 ２４ ゲート酸化膜 ２４ａ 第１のゲート酸化膜 ２４ｂ 第２のゲート酸化膜 ２５ ゲート電極 ２５ａ 第１のゲート電極 ２５ｂ 第２のゲート電極 ２６ ソース・ドレイン拡散層 ２８ チャンネルストッパー拡散層（Ｎ+ 高濃度拡散
層） ２９，３１ 配線金属 ３０ コンタクト
層） ２９，３１ 配線金属 ３０ コンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−225468（ＪＰ，Ａ) 特開 平３−239368（ＪＰ，Ａ) 特開 平３−101269（ＪＰ，Ａ) 特開 昭62−229880（ＪＰ，Ａ) 特開 昭57−80736（ＪＰ，Ａ) 特開 平５−144838（ＪＰ，Ａ) 実開 昭61−42860（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】第１導電型の半導体基板上に対向する一対
の第２導電型のソース・ドレイン拡散層と、該 ソース・ドレイン拡散層の周囲の第２導電型のソース
・ドレイン拡散層より低濃度のオフセット拡散層と、 該オフセット拡散層から一定距離離間してその周囲を囲
う第１導電型のチャンネルストッパー拡散層と、 対向する前記オフセット拡散層に挟まれたゲート絶縁膜
とゲート電極からなるゲート領域と、前記チャンネルストッパー拡散層の対向部分のオフセッ
ト拡散層に接した領域全てにゲート絶縁膜とゲート電極
からなるゲート領域を有し、かつ、 前記ゲート絶縁膜よ
り膜厚の厚い第２の絶縁膜を前記オフセット拡散層部分
全てに有することを特徴とするＭＯＳトランジスタ。 - 【請求項２】 請求項１記載のＭＯＳトランジスタにお
いて、対向する前記オフセット層に挟まれたゲート絶縁
膜とゲート電極からなるゲート領域と、前記オフセット
拡散層と前記チャンネルストッパー拡散層の対向部分の
オフセット拡散層に接したゲート絶縁膜とゲート電極か
らなるゲート領域のゲート電極を分離し、かつ、後者の
ゲート電極は前記チャンネルストッパー拡散層と同電位
となるよう配線金属で接続されていることを特徴とする
ＭＯＳトランジスタ。 - 【請求項３】 請求項１記載のＭＯＳトランジスタにお
いて、前記オフセット拡散層と前記チャンネルストッパ
ー拡散層の対向部分のオフセット拡散層に接した領域の
ゲート絶縁膜とゲート電極からなるゲート領域のゲート
電極の一部を切り離し、その領域に前記ドレイン拡散層
の配線金属を配置することを特徴とするＭＯＳトランジ
スタ。 - 【請求項４】 請求項２記載のＭＯＳトランジスタにお
いて、分離したゲート電極の各々のゲート絶縁膜の厚さ
を、対向する前記オフセット拡散層に挟まれ た前記ゲー
ト絶縁膜とゲート電極からなるゲート領域よりも、前記
オフセット拡散層とチャンネルストッパー拡散層の対向
部分のオフセット拡散層に接したゲート絶縁膜とゲート
電極からなるゲート領域において薄くすることを特徴と
するＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31282094A JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31282094A JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172185A JPH08172185A (ja) | 1996-07-02 |
| JP3330762B2 true JP3330762B2 (ja) | 2002-09-30 |
Family
ID=18033817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31282094A Expired - Lifetime JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330762B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11297863A (ja) * | 1998-04-10 | 1999-10-29 | Nec Corp | コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法 |
| JP4623294B2 (ja) * | 2005-09-12 | 2011-02-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN106328704B (zh) * | 2015-06-26 | 2019-04-19 | 北大方正集团有限公司 | 一种功率器件及其制造方法 |
-
1994
- 1994-12-16 JP JP31282094A patent/JP3330762B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08172185A (ja) | 1996-07-02 |
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