KR100393200B1 - 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 35
- 238000009792 diffusion process Methods 0.000 claims description 49
- 239000012535 impurity Substances 0.000 claims description 34
- 150000002500 ions Chemical class 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 39
- 238000004519 manufacturing process Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 필드 트랜지스터는, 외부로부터의 정전기적 방전으로부터 회로 소자를 보호하기 위하여 채용되는 필드 트랜지스터이다. 이 필드 트랜지스터는 필드 산화막 위에 형성된 게이트 도전막 패턴을 포함한다. 게이트 도전막 패턴이 필드 산화막 위에 형성되므로 상대적으로 절연 파괴 가능성이 높은 얇은 두께의 게이트 절연막이 불필요하다. 소스 영역과 드레인 영역 사이에서 전류 통로를 형성시키기 위한 반전층 형성을 위해서는 필드 산화막을 개재하여 상기 게이트 도전막 패턴과 각각 중첩되는 저농도 소스 영역 및 드레인 영역을 형성한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 집적 회로(IC; Integrated Circuit)가 정상적으로 동작하는 동안에, 정전기적 방전(ElectroStatic Discharge : 이하 ESD) 보호 회로를 입력단, 출력단, 또는 본드패드에 직접 연결하거나, 또는 ESD에 취약한 소자들 내에 위치시켜서 ESD 스트레스에 의한 소자의 데미지를 방지할 필요가 있다.
도 1은 이와 같은 ESD로부터의 보호를 위한 필드 트랜지스터의 종래의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, p형 기판(11) 위에 p+형 바닥(bottom) 영역(12) 및 p형 웰 영역(13)이 순차적으로 형성된다. p+형 바닥 영역(12)에서의 불순물 농도는 p형 기판(11) 및 p형 웰 영역(13)에서의 불순물 농도보다 높다. p형 웰 영역(13) 내에는 반전층 형성 영역만큼 이격되도록 n+형 소스 영역(14) 및 n+형 드레인 영역(15)이 형성된다. 또한 p형 웰 영역(13) 내에는 n+형 소스 영역(14)과 소정 간격으로 이격된 p+형 확산 영역(16)도 형성된다. 이 p+형 확산 영역(16)은 p형 웰 영역(13)에 바이어스를 인가하기 위한 영역이다. p+형 확산 영역(16)과 n+형 소스 영역(14) 사이, 및 n+형 소스 영역(14)과 n+형 드레인 영역(15) 사이의 p형 웰 영역(13) 표면에는 필드 산화막(17)이 형성된다.
게이트 도전막 패턴(18)은 게이트 절연막(19) 및 필드 산화막(17) 위에 형성된다. 즉 n+형 소스 영역(14)과 n+형 드레인 영역(15)의 일부와 중첩되면서, 동시에 n+형 소스 영역(14)과 n+형 드레인 영역(15) 사이의 필드 산화막(17) 전체와 중첩된다. 게이트 도전막 패턴(18) 위에는 게이트 전극(20)이 형성된다. 소스 전극(22)은 n+형 소스 영역(14) 및 p+형 확산 영역(16)과 컨택되도록 형성된다. 드레인 전극(22)은 n+형 드레인 영역(15)과 컨택되는 동시에 게이트 전극(20)과도 연결된다. 드레인 전극(22)을 게이트 전극(20)에 연결시키는 이유는, 외부로부터의 ESD 스트레스가 드레인 전극(22)을 통해 발생하였을 때 게이트 전극(20)에 턴 온 전압이 인가되도록 하기 위한 것이다. 한편 참조 부호 "23"은 각 전극 사이의 전기적 절연을 위한 층간 절연막 패턴을 나타낸다.
이와 같은 종래의 필드 트랜지스터에 있어서, 드레인 전극(22)을 통해 외부로부터의 ESD 스트레스가 발생되면, 게이트 전극(20)에 턴 온 전압이 인가되어 n+형 소스 영역(14)과 n+형 드레인 영역(15) 사이에 반전층이 형성된다. 이 반전층이 형성됨에 따라 드레인과 벌크 사이에 완전한 전류 통로가 형성된다. 따라서 ESD 전류는 n+형 드레인 영역(15), 반전층, n+형 소스 영역(14) 및 p+형 확산 영역(16)을 통해 벌크 쪽으로 흐르게 되며, 이에 따라 ESD 스트레스로부터 회로 소자들을 보호할 수 있다.
그런데 n+형 소스 영역(14)과 n+형 드레인 영역(15) 및 게이트 도전막(18) 사이의 게이트 절연막(19)의 두께는 필드 산화막(17)의 두께와 비교하여 상대적으로 매우 얇다. 따라서 외부로부터의 ESD 스트레스 발생에 의해 게이트 절연막(19)의절연 파괴 가능성도 또한 높으므로 소자의 신뢰도가 현저히 저하된다. 이를 해결하기 위한 방법으로서 두 가지 방법을 생각해 볼 수 있다. 첫 번째는 게이트 절연막(19)을 필드 산화막(17)의 두께와 같이 두껍게 형성하는 방법이다. 두 번째는 게이트 도전막(18)을 필드 산화막(17) 위에만 존재하도록 하는 방법이다. 그러나 첫 번째 방법에 의하면, 마스크 추가와 같이 공정상 요구되는 단계의 수가 증대되며, 이에 따라 그 제조 비용이 증대되고 전체 공정이 복잡해진다는 문제점이 있다. 두 번째 방법에 의하면, n+형 소스 영역(14)과 n+형 드레인 영역(15)이 게이트 도전막(18)과 중첩되지 않는다. 즉 반전층이 형성되더라도 이 반전층이 n+형 소스 영역(14)과 n+형 드레인 영역(15)에 연결되지 않으므로, n+형 소스 영역(14)과 n+형 드레인 영역(15) 사이에 완전히 전류 통로가 형성되지 않는다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 소스와 드레인 사이에 완전한 전류 통로가 형성되도록 하면서 ESD에 취약한 얇은 게이트 절연막을 사용하지 않아도 되는 ESD로부터의 보호를 위한 필드 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 필드 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터를 나타내 보인 단면도이다.
도 3 내지 도 8은 본 발명에 따른 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 필드 트랜지스터는, 제1 도전형의 웰 영역; 상기 웰 영역 표면에서 액티브 영역을 한정하는 필드 산화막; 상기 웰 영역 내에서 상기 필드 산화막의 폭만큼 이격되도록 형성된 제2 도전형의 고농도 소스 영역 및 드레인 영역; 상기 웰 영역 내에서 상기 고농도 소스 영역의 일 측면과 인접되면서 상기 필드 산화막의 일 단부와는 중첩되도록 형성된 제2 도전형의 저농도 소스 영역; 상기 웰 영역 내에서 상기 고농도 드레인 영역의 일 측면과 인접되면서 상기 필드 산화막의 다른 단부와는 중첩되도록 형성된 제2 도전형의 저농도 드레인 영역; 및 상기 필드 산화막 위에 형성되되, 상기 제2 도전형의 저농도 소스 영역 및 저농도 드레인 영역과 일부가 중첩되도록 형성된 게이트 도전막 패턴을 구비하는 것을 특징으로 한다.
상기 제1 도전형의 웰 영역은 제1 도전형의 반도체 기판 위의 제1 도전형의 고농도 매몰 영역 위에 형성될 수 있다. 또는 상기 제1 도전형의 웰 영역은, 제2 도전형의 반도체 기판 내에 형성될 수도 있다.
상기 웰 영역 내에서 상기 제2 도전형의 소스 영역과 일정 간격 이격되도록 형성된 제1 도전형의 고농도 확산 영역을 더 구비하는 것이 바람직하다. 이 경우 상기 제1 도전형의 고농도 확산 영역과 상기 제2 도전형의 고농도 소스 영역 사이에서 상호 인접되게 형성된 제1 도전형의 저농도 확산 영역 및 제2 도전형의 저농도 확산 영역을 더 포함할 수 있으며, 특히 상기 제1 도전형의 저농도 확산 영역은 상기 제1 도전형의 고농도 확산 영역과 인접되고, 상기 제2 도전형의 저농도 확산 영역은 상기 제2 도전형의 고농도 소스 영역과 인접되게 배치되는 것이 바람직하다.
본 발명에 있어서, 상기 게이트 도전막 패턴과 전기적으로 연결되는 게이트전극과, 상기 제2 도전형의 고농도 소스 영역과 전기적으로 연결되는 소스 전극, 및 상기 제2 도전형의 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 더 포함하는 것이 바람직하다. 상기 드레인 전극과 상기 게이트 전극은 전기적으로 상호 연결되는 것이 바람직하며, 상기 소스 전극은 상기 제1 도전형의 고농도 확산 영역과도 전기적으로 연결되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 필드 트랜지스터의 제조 방법은, 제1 도전형의 웰 영역 위에 산화막 및 마스크막 패턴을 순차적으로 형성하는 단계; 상기 마스크막 패턴을 이온 주입 마스크로 상기 웰 영역 내에 제1 도전형의 불순물 이온들을 주입시키는 단계; 상기 산화막 및 마스크막 패턴의 일부 표면 위에 포토레지스트막 패턴을 형성하는 단계; 노출된 상기 마스크막 패턴의 일부 및 상기 포토레지스트막 패턴을 이온 주입 마스크로 상기 웰 영역 내에 제2 도전형의 불순물 이온들을 주입시키는 단계; 상기 포토레지스트막 패턴을 제거하는 단계; 상기 마스크막 패턴을 산화막 성장 억제막으로 하여 상기 산화막의 일부가 성장된 필드 산화막을 형성하면서 상기 제1 및 제2 불순물 이온들을 확산시켜 제2 도전형의 저농도 소스/드레인 영역을 형성하는 단계; 상기 웰 영역 내의 상기 필드 산화막 양쪽에 제2 도전형의 고농도 소스/드레인 영역을 형성하는 단계; 상기 웰 영역 내에서 상기 고농도 소스 영역과 일정 간격 이격되도록 제1 도전형의 고농도 확산 영역을 형성하는 단계: 및 상기 필드 트랜지스터 위에 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트막 패턴은 상기 제1 도전형의 불순물 이온들이 주입된 웰영역에 대응하는 상기 산화막을 노출시키는 것이 바람직하다.
상기 제2 도전형의 불순물 이온들의 주입 농도는 상기 제1 도전형의 불순물 이온들의 주입 농도보다 상대적으로 높은 것이 바람직하다.
상기 게이트 도전막 패턴은 상기 필드 산화막을 개재하여 상기 제1 도전형의 저농도 소스/드레인 영역과 중첩되도록 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 게이트 도전막 패턴과 전기적으로 연결되도록 게이트 전극을 형성하는 단계와, 상기 소스 전극과 전기적으로 연결되도록 소스 전극을 형성하는 단계, 및 상기 드레인 전극과 전기적으로 연결되도록 드레인 전극을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 드레인 전극과 상기 게이트 전극은 전기적으로 상호 연결되도록 하는 것이 바람직하며, 상기 소스 전극은 상기 제1 도전형의 고농도 확산 영역과도 전기적으로 연결되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터를 나타내 보인 단면도이다.
도 2를 참조하면, p형 기판(110) 위에 p+형 바닥(bottom) 영역(120) 및 p형 웰 영역(130)이 순차적으로 형성된다. p+형 바닥 영역(120)에서의 불순물 농도는 p형 기판(110) 및 p형 웰 영역(130)에서의 불순물 농도보다 높다. 상기 p+형 바닥 영역(120)은 필드 트랜지스터 내에서의 전류 도통 효율을 증가시켜 주지만, 경우에따라서는 형성하지 않을 수도 있다. p+형 바닥 영역(120)을 형성하지 않을 경우, p형 기판(110) 대신에 n형 기판을 사용하며, p형 웰 영역(130)은 n형 기판의 상부 영역에 형성될 것이다. p형 웰 영역(130) 내에는 상호 일정 간격 이격되도록 n+형 소스 영역(140) 및 n+형 드레인 영역(150)이 형성된다.
p형 웰 영역(130)의 n+형 소스 영역(140)과 n+형 드레인 영역(150) 사이에는 n형 저농도 소스 영역(145), p형 영역(135) 및 n형 저농도 드레인 영역(155)이 순차적으로 형성된다. n형 저농도 소스 영역(145) 및 n형 저농도 드레인 영역(155)에서의 불순물 농도는 n+형 소스 영역(140) 및 n+형 드레인 영역(150)에서의 불순물 농도보다 각각 더 낮다. p형 영역(135)에서의 불순물 농도는 p형 웰 영역(130)에서의 불순물 농도와 거의 유사하다.
한편 p형 웰 영역(130) 내에는 n+형 소스 영역(140)과 소정 간격으로 이격된 p+형 확산 영역(160)도 또한 배치된다. 이 p+형 확산 영역(160)은 p형 웰 영역(130)에 바이어스를 인가하기 위한 영역이다. p+형 확산 영역(160)과 n+형 소스 영역(140) 사이에는 p형 확산 영역(162) 및 n형 확산 영역(164)이 형성된다. p+형 확산 영역(160)과 p형 확산 영역(162)은 상호 인접되게 배치되며, n형 확산 영역(164)이 n+형 소스 영역(140)도 상호 인접되게 배치된다. 또한 p형 확산영역(162)과 n형 확산 영역(164)도 상호 인접되게 배치된다. p+형 확산 영역(160)과 n+형 소스 영역(140) 사이, 즉 p형 확산 영역(162)과 n형 확산 영역(164) 표면과, n+형 소스 영역(140)과 n+형 드레인 영역(150) 사이, 즉 n형 저농도 소스 영역(145), p형 영역(135) 및 n형 저농도 드레인 영역(155) 표면에는 필드 산화막(170)이 형성된다.
게이트 도전막 패턴(180)은 필드 산화막(170) 표면 위에 형성된다. 즉 상기 게이트 도전막 패턴(180)은, n+형 소스 영역(140)과 n+형 드레인 영역(150)과는 중첩되는 부분이 없으며, 대신에 n형 저농도 소스 영역(145), p형 영역(135) 및 n형 저농도 드레인 영역(155)과는 필드 산화막(170)을 개재하여 전 영역이 중첩된다. 게이트 도전막 패턴(180)의 측벽에는 스페이서(190)가 형성되며, 게이트 도전막 패턴(180) 위에는 게이트 전극(200)이 형성된다. 소스 전극(220)은 n+형 소스 영역(140)과 p+형 확산 영역(160)과 컨택되도록 형성된다. 드레인 전극(220)은 n+형 드레인 영역(150)과 컨택되는 동시에 게이트 전극(200)과도 연결된다. 드레인 전극(220)을 게이트 전극(200)에 연결시키는 이유는, 외부로부터의 ESD 스트레스가 드레인 전극(220)을 통해 발생하였을 때 게이트 전극(200)에 턴 온 전압이 인가되도록 하기 위한 것이다. 한편 참조 부호 "230"은 각 전극들 사이의 전기적 절연을 위한 층간 절연막 패턴을 나타낸다.
이와 같은 본 발명에 따른 필드 트랜지스터에 있어서, 드레인 전극(220)을 통해 외부로부터의 ESD 스트레스가 발생되면, 게이트 전극(200)에 턴 온 전압이 인가되고, 이로 인하여 p형 영역(135)의 상부 표면 부근에는 반전층이 형성된다. 이 반전층이 형성됨에 따라 드레인과 벌크 사이에 완전한 전류 통로가 형성된다. 따라서 ESD 전류는 n+형 드레인 영역(150), n형 저농도 드레인 영역(155), p형 영역(135) 내의 반전층, n형 저농도 소스 영역(145), n+형 소스 영역(140) 및 p+형 확산 영역(160)을 통해 벌크 쪽으로 흐르게 되며, 이에 따라 ESD 스트레스로부터 회로 소자들을 보호할 수 있다.
상기 필드 트랜지스터는, 얇은 두께의 게이트 절연막이 존재하지 않으며, 게이트 도전막(180) 전체가 상대적으로 두꺼운 필드 산화막(170) 위에 형성되므로, 외부로부터의 ESD 스트레스 발생에 의한 절연막의 절연 파괴 가능성이 상당히 저하되어 소자의 신뢰도가 현저히 증대된다. 또한 게이트 도전막(180)과 n+형 소스 영역/드레인 영역(140)(150)이 중첩되지 않았지만, n형 저농도 소스 영역(145) 및 n형 저농도 드레인 영역(155)을 형성함으로써 n+형 소스 영역(140)과 n+형 드레인 영역(150) 사이에 완전한 전류 통로가 형성된다. 즉 n+형 소스 영역(140)과는 인접하고 게이트 도전막(180)과는 필드 산화막(170)을 개재하여 중첩되도록 n형 저농도 소스 영역(145)을 형성하고, 또한 n+형 드레인 영역(150)과는 인접하고 게이트 도전막(180)과는 필드 산화막(170)을 개재하여 중첩되도록 n형 저농도 드레인 영역(155)을 형성한다. 이에 따라 반전층이 형성되면, 드레인과 벌크 사이에 완전한 전류 통로가 형성된다.
도 3 내지 도 8은 본 발명에 따른 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, p형 반도체 기판(110) 위에 p+형 바닥(bottom) 영역(120) 및 p형 웰 영역(130)을 순차적으로 형성한다. p+형 바닥 영역(120)에서의 불순물 농도는 p형 기판(110) 및 p형 웰 영역(130)에서의 불순물 농도보다 높다. p+형 바닥 영역(120)은 불순물 이온 주입에 의해 형성할 수 있으며, 상기 p형 웰 영역(130)은 에피택셜 성장법에 의해 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 상기 p+형 바닥 영역(120)은 필드 트랜지스터 내에서의 전류 도통 효율을 증가시켜 주지만, 경우에 따라서는 형성하지 않을 수도 있다. p+형 바닥 영역(120)을 형성하지 않을 경우, p형 기판(110) 대신에 n형 기판을 사용하며, p형 웰 영역(130)은 n형 기판의 상부 영역에 형성될 것이다. 그리고 이 경우 상기 p형 웰 영역(130)은 불순물 이온 주입과 드라이브 인 확산 공정을 사용하여 형성할 수 있다.
다음에 도 4를 참조하면, p형 웰 영역(130) 위에 산화막(300) 및 질화막 패턴(310)을 순차적으로 형성한다. 다음에 이 질화막 패턴(310)을 이온 주입 마스크로 한 이온 주입 공정을 수행하여, p형 웰 영역(130)의 일부 상부 영역에 p형 불순물 이온들을 주입한다.
다음에 도 5를 참조하면, 질화막 패턴(310)의 일부 및 산화막(300)의 일부 표면을 덮는 마스크막 패턴(320)을 형성한다. 그리고 이 마스크막 패턴(320)을 이온 주입 마스크로 한 이온 주입 공정을 수행하여, p형 웰 영역(130)의 일부 상부 영역에 n형 불순물 이온들을 주입한다. 이때 주입되는 n형 불순물 이온들의 주입 농도는 앞서 주입된 p형 불순물 이온들의 주입 농도에 비하여 상대적으로 높아야 한다.
다음에 도 6을 참조하면, 상기 질화막 패턴(310)을 산화 방지막으로 한 열 산화 공정을 수행하여 필드 산화막(170)을 형성한다. 이 필드 산화막(170)을 형성한 후에는 질화막 패턴(310)과, 상기 질화막 패턴(310)에 의해 덮여있던 산화막(170)을 제거한다. 상기 열 산화 공정을 수행하는 동안에, 앞서 주입되었던 p형 불순물 이온들 및 n형 불순물 이온들은 드라이브 인 확산을 하여, p형 웰 영역(130) 내에는 p형 확산 영역(162), n형 확산 영역(164), n형 저농도 소스 영역(145), p형 영역(135) 및 n형 저농도 드레인 영역(145)이 각각 형성된다.
다음에 도 7을 참조하면, 이온 주입 마스크를 사용한 통상의 이온 주입 공정 및 드라이브 인 확산 공정을 수행하여 p+형 확산 영역(160), n+형 소스 영역(140) 및 n+형 드레인 영역(150)을 형성한다. 상기 이온 주입 공정은 n형 불순물 이온 주입 공정 및 p형 불순물 이온 주입 공정으로 분리되어 수행되며, 상기 드라이브 인확산 공정은 분리되어 수행되지 않고, n형 불순물 이온들 및 p형 불순물 이온들이 동시에 확산되도록 할 수 있다.
다음에 도 8을 참조하면, 도 7의 구조체 전면에 예컨대 폴리실리콘막과 같은 게이트 도전막을 형성한다. 그리고 이 게이트 도전막을 패터닝하여 필드 산화막(170) 위에만 남겨진 게이트 도전막 패턴(180)을 형성한다. 상기 게이트 도전막 패턴(180)은 그 가장자리 부분이 필드 산화막(170)을 개재하여 n형 저농도 소스 영역(145) 및 n형 저농도 드레인 영역(155)과 각각 중첩되도록 형성한다. 상기 게이트 도전막 패턴(180)을 형성한 후에는 그 측벽에 스페이서(190)를 형성한다.
다음에 도 8의 구조체 전면에 층간 절연막을 형성하고, 이 층간 절연막을 패터닝하여 p+형 확산 영역(160), n+형 소스 영역(140) 및 n+형 드레인 영역(150)의 일부 표면을 각각 노출시키는 개구부들을 갖는 층간 절연막 패턴(도 2의 230)을 형성한다. 다음에, 도 2에 도시된 바와 같이, 금속막을 상기 개구부 내에 적층함으로써 p+형 확산 영역(160)과 n+형 소스 영역(140)에 동시에 컨택하는 소스 전극(230)과, 게이트 도전막 패턴(180)에 컨택하는 게이트 전극(200), 그리고 n+형 드레인 영역(150)과 게이트 전극(200)에 동시에 컨택하는 드레인 전극(220)을 형성한다.
이상이 설명에서와 같이, 본 발명에 따른 필드 트랜지스터 및 그 제조 방법에 의하면, 게이트 도전막 패턴 전체를 필드 산화막 위에만 형성함으로써 상대적으로 얇은 두께의 게이트 절연막이 존재하지 않으며, 따라서 외부로부터의 강한 전계에 의한 게이트 절연막의 절연 파괴 현상이 발생되지 않아서 소자의 전기적 신뢰도가 향상된다. 또한 소스/드레인 영역에 각각 인접되어 배치된 저농도 소스/드레인 영역이 필드 산화막을 개재하여 게이트 도전막 패턴의 가장자리와 중첩되므로 드레인 단자와 벌크 사이의 완전한 전류 통로를 형성시킨다.
Claims (18)
- 제1 도전형의 웰 영역;상기 웰 영역 표면에서 액티브 영역을 한정하는 필드 산화막;상기 웰 영역 내에서 상기 필드 산화막의 폭만큼 이격되도록 형성된 제2 도전형의 고농도 소스 영역 및 드레인 영역;상기 웰 영역 내에서 상기 고농도 소스 영역의 일 측면과 인접되면서 상기 필드 산화막의 일 단부와는 중첩되도록 형성된 제2 도전형의 저농도 소스 영역;상기 웰 영역 내에서 상기 고농도 드레인 영역의 일 측면과 인접되면서 상기 필드 산화막의 다른 단부와는 중첩되도록 형성된 제2 도전형의 저농도 드레인 영역; 및상기 필드 산화막 위에 형성되되, 상기 제2 도전형의 저농도 소스 영역 및 저농도 드레인 영역과 일부가 중첩되도록 형성된 게이트 도전막 패턴을 구비하는 것을 특징으로 하는 필드 트랜지스터.
- 제1항에 있어서,상기 제1 도전형의 웰 영역은 제1 도전형의 반도체 기판 위의 제1 도전형의고농도 매몰 영역 위에 형성되는 것을 특징으로 하는 필드 트랜지스터.
- 제1항에 있어서,상기 제1 도전형의 웰 영역은, 제2 도전형의 반도체 기판 내에 형성되는 것을 특징으로 하는 필드 트랜지스터.
- 제1항에 있어서,상기 웰 영역 내에서 상기 제2 도전형의 소스 영역과 일정 간격 이격되도록 형성된 제1 도전형의 고농도 확산 영역을 더 구비하는 것을 특징으로 하는 필드 트랜지스터.
- 제4항에 있어서,상기 제1 도전형의 고농도 확산 영역과 상기 제2 도전형의 고농도 소스 영역 사이에서 상호 인접되게 형성된 제1 도전형의 저농도 확산 영역 및 제2 도전형의 저농도 확산 영역을 더 포함하는 것을 특징으로 하는 필드 트랜지스터.
- 제5항에 있어서,상기 제1 도전형의 저농도 확산 영역은 상기 제1 도전형의 고농도 확산 영역과 인접되고, 상기 제2 도전형의 저농도 확산 영역은 상기 제2 도전형의 고농도 소스 영역과 인접되게 배치되는 것을 특징으로 하는 필드 트랜지스터.
- 제1항에 있어서,상기 게이트 도전막 패턴과 전기적으로 연결되는 게이트 전극;상기 제2 도전형의 고농도 소스 영역과 전기적으로 연결되는 소스 전극; 및상기 제2 도전형의 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 더 포함하는 것을 특징으로 하는 필드 트랜지스터.
- 제7항에 있어서,상기 드레인 전극과 상기 게이트 전극은 전기적으로 상호 연결되는 것을 특징으로 하는 필드 트랜지스터.
- 제7항에 있어서,상기 소스 전극은 상기 제1 도전형의 고농도 확산 영역과도 전기적으로 연결되는 것을 특징으로 하는 필드 트랜지스터.
- 제1항에 있어서,상기 제1 도전형의 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 필드 트랜지스터.
- 제1 도전형의 웰 영역 위에 산화막 및 마스크막 패턴을 순차적으로 형성하는단계;상기 마스크막 패턴을 이온 주입 마스크로 상기 웰 영역 내에 제1 도전형의 불순물 이온들을 주입시키는 단계;상기 산화막 및 마스크막 패턴의 일부 표면 위에 포토레지스트막 패턴을 형성하는 단계;노출된 상기 마스크막 패턴의 일부 및 상기 포토레지스트막 패턴을 이온 주입 마스크로 상기 웰 영역 내에 제2 도전형의 불순물 이온들을 주입시키는 단계;상기 포토레지스트막 패턴을 제거하는 단계;상기 마스크막 패턴을 산화막 성장 억제막으로 하여 상기 산화막의 일부가 성장된 필드 산화막을 형성하면서 상기 제1 및 제2 불순물 이온들을 확산시켜 제2 도전형의 저농도 소스/드레인 영역을 형성하는 단계;상기 웰 영역 내의 상기 필드 산화막 양쪽에 제2 도전형의 고농도 소스/드레인 영역을 형성하는 단계;상기 웰 영역 내에서 상기 고농도 소스 영역과 일정 간격 이격되도록 제1 도전형의 고농도 확산 영역을 형성하는 단계: 및상기 필드 트랜지스터 위에 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 필드 트랜지스터의 제조 방법.
- 제11항에 있어서,상기 포토레지스트막 패턴은 상기 제1 도전형의 불순물 이온들이 주입된 웰영역에 대응하는 상기 산화막을 노출시키는 것을 특징으로 하는 필드 트랜지스터의 제조 방법.
- 제11항에 있어서,상기 제2 도전형의 불순물 이온들의 주입 농도는 상기 제1 도전형의 불순물 이온들의 주입 농도보다 상대적으로 높은 것을 특징으로 하는 필드 트랜지스터의 제조 방법.
- 제11항에 있어서,상기 게이트 도전막 패턴은 상기 필드 산화막을 개재하여 상기 제1 도전형의 저농도 소스/드레인 영역과 중첩되도록 형성하는 것을 특징으로 하는 필드 트랜지스터의 제조 방법.
- 제11항에 있어서,상기 게이트 도전막 패턴과 전기적으로 연결되도록 게이트 전극을 형성하는 단계;상기 소스 전극과 전기적으로 연결되도록 소스 전극을 형성하는 단계; 및상기 드레인 전극과 전기적으로 연결되도록 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 필드 트랜지스터의 제조 방법.
- 제15항에 있어서,상기 드레인 전극과 상기 게이트 전극은 전기적으로 상호 연결되도록 하는 것을 특징으로 하는 필드 트랜지스터.
- 제15항에 있어서,상기 소스 전극은 상기 제1 도전형의 고농도 확산 영역과도 전기적으로 연결되도록 하는 것을 특징으로 하는 필드 트랜지스터.
- 제11항에 있어서,상기 제1 도전형의 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 필드 트랜지스터.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0008434A KR100393200B1 (ko) | 2001-02-20 | 2001-02-20 | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 |
| US10/071,494 US8008725B2 (en) | 2001-02-20 | 2002-02-06 | Field transistors for electrostatic discharge protection and methods for fabricating the same |
| US13/183,761 US8329548B2 (en) | 2001-02-20 | 2011-07-15 | Field transistors for electrostatic discharge protection and methods for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0008434A KR100393200B1 (ko) | 2001-02-20 | 2001-02-20 | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020068155A KR20020068155A (ko) | 2002-08-27 |
| KR100393200B1 true KR100393200B1 (ko) | 2003-07-31 |
Family
ID=19706003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0008434A KR100393200B1 (ko) | 2001-02-20 | 2001-02-20 | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8008725B2 (ko) |
| KR (1) | KR100393200B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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2001
- 2001-02-20 KR KR10-2001-0008434A patent/KR100393200B1/ko active IP Right Grant
-
2002
- 2002-02-06 US US10/071,494 patent/US8008725B2/en active Active
-
2011
- 2011-07-15 US US13/183,761 patent/US8329548B2/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US8008725B2 (en) | 2011-08-30 |
| US8329548B2 (en) | 2012-12-11 |
| US20110269285A1 (en) | 2011-11-03 |
| KR20020068155A (ko) | 2002-08-27 |
| US20020113269A1 (en) | 2002-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20150702 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20170710 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20190711 Year of fee payment: 17 |