JP2003347546A - 垂直型ｄｍｏｓ素子及びその製造方法 - Google Patents
垂直型ｄｍｏｓ素子及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】
【課題】 垂直型ＤＭＯＳ素子及びその製造方法を提供
する。 【解決手段】 基板１０２の全面に第１導電型の不純物
が低濃度でドーピングされたドリフト領域１０６が形成
される。ドリフト領域１０６内に形成され、第２導電型
の不純物がドーピングされた複数の本体領域１２６が形
成される。本体領域１２６内には第１導電型の不純物が
高濃度でドーピングされたソース領域１３０とソース領
域１３０と隣接し、ソース領域１３０に囲まれた第２導
電型の不純物が高濃度でドーピングされたバルク領域１
３６が形成される。ドリフト領域１０６内に複数の本体
領域１２６の少なくとも一部分を囲む第１導電型のウェ
ル１１０が形成される。ウェル１１０のエッジは最外角
本体領域と重畳され、最外角本体領域の屈曲部分は含ま
ない。したがって、ウェル１１０を利用して部分的にド
リフト領域１０６の濃度を高める方法を使用してオン−
抵抗Ｒｏｎを改善させることができ、かつ高い降伏電圧
特性を維持することができる。
する。 【解決手段】 基板１０２の全面に第１導電型の不純物
が低濃度でドーピングされたドリフト領域１０６が形成
される。ドリフト領域１０６内に形成され、第２導電型
の不純物がドーピングされた複数の本体領域１２６が形
成される。本体領域１２６内には第１導電型の不純物が
高濃度でドーピングされたソース領域１３０とソース領
域１３０と隣接し、ソース領域１３０に囲まれた第２導
電型の不純物が高濃度でドーピングされたバルク領域１
３６が形成される。ドリフト領域１０６内に複数の本体
領域１２６の少なくとも一部分を囲む第１導電型のウェ
ル１１０が形成される。ウェル１１０のエッジは最外角
本体領域と重畳され、最外角本体領域の屈曲部分は含ま
ない。したがって、ウェル１１０を利用して部分的にド
リフト領域１０６の濃度を高める方法を使用してオン−
抵抗Ｒｏｎを改善させることができ、かつ高い降伏電圧
特性を維持することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するものであり、特に垂直型ＤＭＯＳ（Ｖ
ＤＭＯＳ、Ｖｅｒｔｉｃａｌ Ｄｏｂｕｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）素子及びその製造方法に関するものであ
る。
製造方法に関するものであり、特に垂直型ＤＭＯＳ（Ｖ
ＤＭＯＳ、Ｖｅｒｔｉｃａｌ Ｄｏｂｕｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）素子及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】大容量の電力伝達と高速スイッチング能
力が要求される電力変換及び電力制御システムのパワー
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）製
品、ハードディスクドライブＨＤＤ、ビデオテープレコ
ーダＶＴＲなどの多方面でＤＭＯＳ素子が使用されてい
る。
力が要求される電力変換及び電力制御システムのパワー
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）製
品、ハードディスクドライブＨＤＤ、ビデオテープレコ
ーダＶＴＲなどの多方面でＤＭＯＳ素子が使用されてい
る。
【０００３】ＤＭＯＳ素子は低いゲート電圧でも速いス
イッチング能力を示し、小さいオン−抵抗と高い降伏電
圧を有するという長所がある。また、低電圧の入力段を
有するので、電力消耗を最小化することができる。
イッチング能力を示し、小さいオン−抵抗と高い降伏電
圧を有するという長所がある。また、低電圧の入力段を
有するので、電力消耗を最小化することができる。
【０００４】図１は従来の技術によるＤＭＯＳ素子を示
す断面図であり、図２は従来の技術によるＤＭＯＳ素子
を示す平面図である。図１は図２の平面図を切断線Ｉ−
Ｉ'に沿って切断した断面図である。
す断面図であり、図２は従来の技術によるＤＭＯＳ素子
を示す平面図である。図１は図２の平面図を切断線Ｉ−
Ｉ'に沿って切断した断面図である。
【０００５】図１及び図２を参照すると、基板２にはｎ
型の埋没層４（ｂｕｒｉｅｄ ｌａｙｅｒ）が形成され
ており、前記埋没層４及び前記基板２の上層にはエピタ
キシャル法で成長したｎ型の低濃度ドリフト領域６（ｄ
ｒｉｆｔ ｒｅｇｉｏｎ）が形成されている。
型の埋没層４（ｂｕｒｉｅｄ ｌａｙｅｒ）が形成され
ており、前記埋没層４及び前記基板２の上層にはエピタ
キシャル法で成長したｎ型の低濃度ドリフト領域６（ｄ
ｒｉｆｔ ｒｅｇｉｏｎ）が形成されている。
【０００６】前記ドリフト領域６の所定の領域には複数
のｐ型の本体領域２６が形成されている。前記本体領域
２６内にはｎ型の不純物が高濃度でドーピングされたル
ープ形状のソース領域３０と前記ソース領域３０に囲ま
れた高濃度ｐ型のバルク領域３６が形成されている。
のｐ型の本体領域２６が形成されている。前記本体領域
２６内にはｎ型の不純物が高濃度でドーピングされたル
ープ形状のソース領域３０と前記ソース領域３０に囲ま
れた高濃度ｐ型のバルク領域３６が形成されている。
【０００７】前記最外角本体領域２６と所定の距離を離
隔してシンク領域８が形成されており、前記シンク領域
８は前記ドリフト領域６を貫通して前記埋没層４と電気
的に接続されている。前記シンク領域８と前記最外角本
体領域２６との間には前記シンク領域８と接するように
フィールド酸化膜１６が形成されている。
隔してシンク領域８が形成されており、前記シンク領域
８は前記ドリフト領域６を貫通して前記埋没層４と電気
的に接続されている。前記シンク領域８と前記最外角本
体領域２６との間には前記シンク領域８と接するように
フィールド酸化膜１６が形成されている。
【０００８】前記シンク領域８の上部にはｎ型の不純物
が高濃度でドーピングされたドレイン領域３２が形成さ
れている。前記ドレイン領域３２は、平面的には、図２
に示したように、所定の幅を有するループ型で形成され
ており、一定の間隔でドレインコンタクト４０が形成さ
れている。前記ドレインコンタクト４０を通じて前記ド
レイン領域３２はドレイン電極（図示せず）と連結され
る。
が高濃度でドーピングされたドレイン領域３２が形成さ
れている。前記ドレイン領域３２は、平面的には、図２
に示したように、所定の幅を有するループ型で形成され
ており、一定の間隔でドレインコンタクト４０が形成さ
れている。前記ドレインコンタクト４０を通じて前記ド
レイン領域３２はドレイン電極（図示せず）と連結され
る。
【０００９】前記本体領域２６が形成されたドリフト領
域６上にはゲート絶縁膜１８を介在してポリシリコンか
らなるゲート電極２０が形成されている。前記ゲート電
極２０のエッジでは、前記フィールド酸化膜１６と重畳
された領域を有する。前記ゲート電極２０は、平面的に
は、図２示したように、複数の開口部２２を有するメッ
シュ型構造である。前記ゲート電極２０の開口部２２内
にはソースコンタクト３８が形成されている。前記ソー
スコンタクト３８を通じて前記ソース領域３０及びバル
ク領域３６はソース電極（図示せず）と連結される。
域６上にはゲート絶縁膜１８を介在してポリシリコンか
らなるゲート電極２０が形成されている。前記ゲート電
極２０のエッジでは、前記フィールド酸化膜１６と重畳
された領域を有する。前記ゲート電極２０は、平面的に
は、図２示したように、複数の開口部２２を有するメッ
シュ型構造である。前記ゲート電極２０の開口部２２内
にはソースコンタクト３８が形成されている。前記ソー
スコンタクト３８を通じて前記ソース領域３０及びバル
ク領域３６はソース電極（図示せず）と連結される。
【００１０】再び、図１を参照すると、上述のＤＭＯＳ
素子の動作は、ドレイン電極及びゲート電極に所定の電
圧を印加すれば、電子がソース領域３０からチャネル領
域４５、過剰領域４７、ドリフト領域６、埋没層４、シ
ンク領域を通過してドレイン領域３２に流れる。
素子の動作は、ドレイン電極及びゲート電極に所定の電
圧を印加すれば、電子がソース領域３０からチャネル領
域４５、過剰領域４７、ドリフト領域６、埋没層４、シ
ンク領域を通過してドレイン領域３２に流れる。
【００１１】ＶＤＭＯＳ素子の重要な電気的特性は、ト
ランジスタがオン状態にある場合のソース−ドレイン抵
抗（ｓｏｕｒｃｅ ｔｏ ｄｒａｉｎ ｒｅｓｉｓｔａ
ｎｃｅ：以下、“オン−抵抗”という）と降伏電圧であ
る。
ランジスタがオン状態にある場合のソース−ドレイン抵
抗（ｓｏｕｒｃｅ ｔｏ ｄｒａｉｎ ｒｅｓｉｓｔａ
ｎｃｅ：以下、“オン−抵抗”という）と降伏電圧であ
る。
【００１２】降伏電圧は本体領域２６及びドリフト領域
６のドーピング濃度に影響を受け、構造的には、最外角
本体領域２６とフィールド酸化膜１６に影響を受ける。
６のドーピング濃度に影響を受け、構造的には、最外角
本体領域２６とフィールド酸化膜１６に影響を受ける。
【００１３】最外角本体領域２６が降伏電圧に重要な影
響を及ぼされる理由は、図３を参照して説明する。素子
が高電圧として動作する時に、本体領域２６とドリフト
領域６との間のＰＮ接合部には図面に示した形状を有す
る空乏領域５５（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）
が形成される。前記空乏領域５５は内部の本体領域２６
の間では若干平坦に形成されるが、最外角本体領域２６
の外側には屈曲部分６０（ｃｕｒｖａｔｕｒｅ）を有し
ている。ＤＭＯＳ素子に高電圧が印加される時に、前記
屈曲部分６０では電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌ
ｄ）が集中するので、前記最外角本体領域２６は降伏電
圧に弱い部分になる。図３に示す図面符号‘４２’は層
間絶縁膜であり、‘Ｄ’はドレイン電極５６、‘Ｓ’は
ソース電極５７、‘Ｇ’はゲート電極２０を示す。
響を及ぼされる理由は、図３を参照して説明する。素子
が高電圧として動作する時に、本体領域２６とドリフト
領域６との間のＰＮ接合部には図面に示した形状を有す
る空乏領域５５（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）
が形成される。前記空乏領域５５は内部の本体領域２６
の間では若干平坦に形成されるが、最外角本体領域２６
の外側には屈曲部分６０（ｃｕｒｖａｔｕｒｅ）を有し
ている。ＤＭＯＳ素子に高電圧が印加される時に、前記
屈曲部分６０では電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌ
ｄ）が集中するので、前記最外角本体領域２６は降伏電
圧に弱い部分になる。図３に示す図面符号‘４２’は層
間絶縁膜であり、‘Ｄ’はドレイン電極５６、‘Ｓ’は
ソース電極５７、‘Ｇ’はゲート電極２０を示す。
【００１４】一方、オン−抵抗Ｒｏｎを改善する方法で
は、ドリフト領域６のドーピング濃度を高め、ドリフト
領域６での抵抗を低める方法が効果的である。ところ
で、この方法は、降伏電圧を低くする問題点がある。一
方、降伏電圧を高くするために、ドリフト領域６のドー
ピング濃度を低くすると、オン−抵抗Ｒｏｎが減少す
る。
は、ドリフト領域６のドーピング濃度を高め、ドリフト
領域６での抵抗を低める方法が効果的である。ところ
で、この方法は、降伏電圧を低くする問題点がある。一
方、降伏電圧を高くするために、ドリフト領域６のドー
ピング濃度を低くすると、オン−抵抗Ｒｏｎが減少す
る。
【００１５】すなわち、ドリフト領域６のドーピング濃
度は低いオン−抵抗Ｒｏｎと高い降伏電圧との間でトレ
ード−オフ関係にあると言える。
度は低いオン−抵抗Ｒｏｎと高い降伏電圧との間でトレ
ード−オフ関係にあると言える。
【００１６】
【発明が解決しようとする課題】本発明の目的は、安定
的な降伏電圧を維持しつつも、低いオン−抵抗Ｒｏｎを
有することができるＤＭＯＳ素子及びその製造方法を提
供することにある。
的な降伏電圧を維持しつつも、低いオン−抵抗Ｒｏｎを
有することができるＤＭＯＳ素子及びその製造方法を提
供することにある。
【００１７】
【課題を解決するための手段】上述の目的を達成するた
めのＤＭＯＳ素子は、基板の全面に覆われた第１導電型
の不純物が低濃度でドーピングされたドリフト領域が配
置される。前記ドリフト領域内に形成され、第２導電型
の不純物がドーピングされた複数の本体領域が配置さ
れ、前記本体領域内には第１導電型の不純物が高濃度で
ドーピングされたソース領域と前記ソース領域と隣接
し、前記ソース領域に囲まれた第２導電型の不純物が高
濃度でドーピングされたバルク領域が配置される。前記
ドリフト領域内に前記複数の本体領域の少なくとも一部
分を囲む第１導電型のウェルが配置される。前記ウェル
のエッジは、最外角本体領域と重畳され、最外角本体領
域の屈曲部分は含まない。したがって、部分的にウェル
を利用して前記ドリフト領域の濃度を高める方法を使用
してオン−抵抗Ｒｏｎを改善させることができ、かつ低
い降伏電圧特性を維持することができる。
めのＤＭＯＳ素子は、基板の全面に覆われた第１導電型
の不純物が低濃度でドーピングされたドリフト領域が配
置される。前記ドリフト領域内に形成され、第２導電型
の不純物がドーピングされた複数の本体領域が配置さ
れ、前記本体領域内には第１導電型の不純物が高濃度で
ドーピングされたソース領域と前記ソース領域と隣接
し、前記ソース領域に囲まれた第２導電型の不純物が高
濃度でドーピングされたバルク領域が配置される。前記
ドリフト領域内に前記複数の本体領域の少なくとも一部
分を囲む第１導電型のウェルが配置される。前記ウェル
のエッジは、最外角本体領域と重畳され、最外角本体領
域の屈曲部分は含まない。したがって、部分的にウェル
を利用して前記ドリフト領域の濃度を高める方法を使用
してオン−抵抗Ｒｏｎを改善させることができ、かつ低
い降伏電圧特性を維持することができる。
【００１８】前記また他の目的を達成するためのＤＭＯ
Ｓ素子の製造方法は、基板上に第１導電型の不純物が低
濃度でドーピングされたドリフト領域を形成し、前記ド
リフト領域の所定の領域内に第１導電型のウェルを形成
する。前記ウェル及びドリフト領域内に第２導電型の複
数の本体領域を形成し、前記本体領域のうち最外角本体
領域は前記ウェル及びドリフト領域に重畳される領域に
形成する。次に、前記本体領域内に第１導電型の不純物
が高濃度でドーピングされたソース領域を形成し、前記
ソース領域と隣接し、前記ソース領域に囲まれた第２導
電型の不純物が高濃度でドーピングされたバルク領域を
形成する。前記ウェルによってドリフト領域のドーピン
グ濃度を高めることができるので、オン−抵抗Ｒｏｎを
改善させることができ、前記ウェルのエッジは降伏電圧
に弱い最外角本体領域の屈曲部分は含まないので、降伏
電圧特性を維持することができる。
Ｓ素子の製造方法は、基板上に第１導電型の不純物が低
濃度でドーピングされたドリフト領域を形成し、前記ド
リフト領域の所定の領域内に第１導電型のウェルを形成
する。前記ウェル及びドリフト領域内に第２導電型の複
数の本体領域を形成し、前記本体領域のうち最外角本体
領域は前記ウェル及びドリフト領域に重畳される領域に
形成する。次に、前記本体領域内に第１導電型の不純物
が高濃度でドーピングされたソース領域を形成し、前記
ソース領域と隣接し、前記ソース領域に囲まれた第２導
電型の不純物が高濃度でドーピングされたバルク領域を
形成する。前記ウェルによってドリフト領域のドーピン
グ濃度を高めることができるので、オン−抵抗Ｒｏｎを
改善させることができ、前記ウェルのエッジは降伏電圧
に弱い最外角本体領域の屈曲部分は含まないので、降伏
電圧特性を維持することができる。
【００１９】
【発明の実施の形態】上述の目的、特徴及び長所は添付
した図面と関連した次の詳細な説明を通じてより明らか
になるだろう。以下、添付した図を参照して、本発明の
望ましい実施形態を詳細に説明する。
した図面と関連した次の詳細な説明を通じてより明らか
になるだろう。以下、添付した図を参照して、本発明の
望ましい実施形態を詳細に説明する。
【００２０】図４は本発明の一実施形態によるＤＭＯＳ
素子を示す断面図であり、図５は本発明の一実施形態に
よるＤＭＯＳ素子を示す平面図である。図５の平面図を
切断線Ｉ−Ｉ'に沿って切断した断面図が図４であり、
実施形態ではｎ型ＤＭＯＳを示している。
素子を示す断面図であり、図５は本発明の一実施形態に
よるＤＭＯＳ素子を示す平面図である。図５の平面図を
切断線Ｉ−Ｉ'に沿って切断した断面図が図４であり、
実施形態ではｎ型ＤＭＯＳを示している。
【００２１】図４及び図５を参照すると、ｐ型の基板１
０２にｎ型の不純物が高濃度でドーピングされた埋没層
１０４が形成されている。その上層にはｎ型のドリフト
領域１０６が通常のエピタキシャル成長法により形成さ
れている。
０２にｎ型の不純物が高濃度でドーピングされた埋没層
１０４が形成されている。その上層にはｎ型のドリフト
領域１０６が通常のエピタキシャル成長法により形成さ
れている。
【００２２】前記ドリフト領域１０６の所定の領域には
複数のｐ型の本体領域１２６が形成されている。前記本
体領域１２６内にはｎ型の不純物が高濃度でドーピング
されたループ形状のソース領域１３０と前記ソース領域
１３０に囲まれた高濃度ｐ型のバルク領域が形成されて
いる。
複数のｐ型の本体領域１２６が形成されている。前記本
体領域１２６内にはｎ型の不純物が高濃度でドーピング
されたループ形状のソース領域１３０と前記ソース領域
１３０に囲まれた高濃度ｐ型のバルク領域が形成されて
いる。
【００２３】前記ドリフト領域１０６には前記複数の本
体領域１２６の少なくとも一部分を含むｎウェル１１０
が形成されている。前記ｎウェル１１０のエッジは最外
角本体領域１２６と重畳されることが望ましい。但し、
前記ウェル１１０のエッジは最外角本体領域１２６で電
界が集中する屈曲部分１６０は含んではいけない。すな
わち、前記本体領域１２６はウェル１１０によってドー
ピング濃度に差が生じ、ウェル１１０と重畳されない外
側本体領域１２６ａはウェルと重畳される内部の本体領
域１２６ｂに比べて相対的にドーピング濃度が高い。
体領域１２６の少なくとも一部分を含むｎウェル１１０
が形成されている。前記ｎウェル１１０のエッジは最外
角本体領域１２６と重畳されることが望ましい。但し、
前記ウェル１１０のエッジは最外角本体領域１２６で電
界が集中する屈曲部分１６０は含んではいけない。すな
わち、前記本体領域１２６はウェル１１０によってドー
ピング濃度に差が生じ、ウェル１１０と重畳されない外
側本体領域１２６ａはウェルと重畳される内部の本体領
域１２６ｂに比べて相対的にドーピング濃度が高い。
【００２４】前記最外角本体領域１２６と所定の距離を
離隔してシンク領域１０８が形成されており、前記シン
ク領域１０８は前記ドリフト領域１０６を貫通して前記
埋没層１０４と電気的に接続されている。前記シンク領
域１０９と前記最外角本体領域１２６との間には前記シ
ンク領域１０８と接するようにフィールド酸化膜１１６
が形成されている。
離隔してシンク領域１０８が形成されており、前記シン
ク領域１０８は前記ドリフト領域１０６を貫通して前記
埋没層１０４と電気的に接続されている。前記シンク領
域１０９と前記最外角本体領域１２６との間には前記シ
ンク領域１０８と接するようにフィールド酸化膜１１６
が形成されている。
【００２５】前記シンク領域１０８の上部にはｎ型の不
純物が高濃度でドーピングされたドレイン領域１３２が
形成されている。前記ドレイン領域１３２は平面的に
は、図５に示したように、一定の幅を有し、ループ形状
を有している。前記ドレイン領域１３２には複数のドレ
インコンタクト１４０が形成されており、前記ドレイン
コンタクト１４０はドレイン電極（図示せず）と連結さ
れる。
純物が高濃度でドーピングされたドレイン領域１３２が
形成されている。前記ドレイン領域１３２は平面的に
は、図５に示したように、一定の幅を有し、ループ形状
を有している。前記ドレイン領域１３２には複数のドレ
インコンタクト１４０が形成されており、前記ドレイン
コンタクト１４０はドレイン電極（図示せず）と連結さ
れる。
【００２６】前記本体領域１２６が形成されたドリフト
領域１０６上にはゲート絶縁膜１１８を介在してポリシ
リコンからなるゲート電極１２０が形成されている。前
記ゲート電極１２０のエッジは前記フィールド酸化膜１
１６と重畳された領域を有する。前記ゲート電極１２０
は、平面的には、図５に示したように、複数の開口部１
２２を有するメッシュ型構造である。前記複数の開口部
１２２内にはソースコンタクト１３８が形成されてお
り、前記ソースコンタクト１３８を通じて前記ソース領
域１３０及びバルク領域１３６はソース電極（図示せ
ず）と連結される。
領域１０６上にはゲート絶縁膜１１８を介在してポリシ
リコンからなるゲート電極１２０が形成されている。前
記ゲート電極１２０のエッジは前記フィールド酸化膜１
１６と重畳された領域を有する。前記ゲート電極１２０
は、平面的には、図５に示したように、複数の開口部１
２２を有するメッシュ型構造である。前記複数の開口部
１２２内にはソースコンタクト１３８が形成されてお
り、前記ソースコンタクト１３８を通じて前記ソース領
域１３０及びバルク領域１３６はソース電極（図示せ
ず）と連結される。
【００２７】再び、図４を参照すると、上述の構造を有
するＤＭＯＳ素子はドレイン電極とゲート電極の各々に
一定の電圧を印加する時に、ソース領域１３０から電子
がチャネル領域１４５、過剰領域１４７、ドリフト領域
１０６、埋没層１０４、シンク領域１０８を通過してド
レイン領域１３２に流れる。
するＤＭＯＳ素子はドレイン電極とゲート電極の各々に
一定の電圧を印加する時に、ソース領域１３０から電子
がチャネル領域１４５、過剰領域１４７、ドリフト領域
１０６、埋没層１０４、シンク領域１０８を通過してド
レイン領域１３２に流れる。
【００２８】前記ＤＭＯＳ素子では、内部の本体領域１
２６を囲むｎウェル１１０が別途に形成されており、前
記ｎウェル１１０は前記最外角本体領域とは一部分が重
畳されている。前記ｎウェル１１０は過剰領域１４７及
びドリフト領域１０６の抵抗を減らして全体的にオン−
抵抗を低める。また、前記ｎウェル１１０は最外角本体
領域の外側の屈曲部分１６０を含まないので、降伏電圧
には影響を及ぼされない。結局、オン−抵抗Ｒｏｎは減
少させることができつつも、降伏電圧には影響を及ぼさ
れない効果を得ることができる。但し、前記ｎウェル１
１０のドーピング濃度が高すぎれば、内部のｎウェル１
１０と重畳される本体領域１２６ｂとドリフト領域１０
６との間で降伏が発生しうる。したがって、ドーピング
濃度は前記ドリフト領域１０６より高く、前記ソース領
域１３０のドーピング濃度よりは低く形成することが望
ましい。
２６を囲むｎウェル１１０が別途に形成されており、前
記ｎウェル１１０は前記最外角本体領域とは一部分が重
畳されている。前記ｎウェル１１０は過剰領域１４７及
びドリフト領域１０６の抵抗を減らして全体的にオン−
抵抗を低める。また、前記ｎウェル１１０は最外角本体
領域の外側の屈曲部分１６０を含まないので、降伏電圧
には影響を及ぼされない。結局、オン−抵抗Ｒｏｎは減
少させることができつつも、降伏電圧には影響を及ぼさ
れない効果を得ることができる。但し、前記ｎウェル１
１０のドーピング濃度が高すぎれば、内部のｎウェル１
１０と重畳される本体領域１２６ｂとドリフト領域１０
６との間で降伏が発生しうる。したがって、ドーピング
濃度は前記ドリフト領域１０６より高く、前記ソース領
域１３０のドーピング濃度よりは低く形成することが望
ましい。
【００２９】以下、本発明の垂直型ＤＭＯＳ素子の製造
方法を詳細に説明する。
方法を詳細に説明する。
【００３０】図６乃至図１４は本発明の一実施形態によ
るＤＭＯＳ素子の製造方法を説明するための断面図であ
り、ｎ型ＤＭＯＳ素子を例として挙げて説明する。
るＤＭＯＳ素子の製造方法を説明するための断面図であ
り、ｎ型ＤＭＯＳ素子を例として挙げて説明する。
【００３１】図６を参照すると、ｐ型の基板１０２の所
定の領域にｎ型の不純物を高濃度でイオン注入する。ｎ
型不純物イオン注入はリンＰ、ヒ素Ａｓまたはアンチモ
ンＳｂを１×１０14個／ｃｍ2乃至５×１０15個／ｃｍ2
の濃度で注入して形成することができる。
定の領域にｎ型の不純物を高濃度でイオン注入する。ｎ
型不純物イオン注入はリンＰ、ヒ素Ａｓまたはアンチモ
ンＳｂを１×１０14個／ｃｍ2乃至５×１０15個／ｃｍ2
の濃度で注入して形成することができる。
【００３２】次に、ｎ型の不純物が高濃度でイオン注入
された前記基板１０２上に通常のエピタキシャル成長法
を利用してｎ型の不純物が低濃度でドーピングされたド
リフト領域１０６を形成する。この時に、基板にｎ型で
高ドーピングイオン注入された不純物は上層に拡散し、
図示したようなｎ型の埋没層１０４を形成する。
された前記基板１０２上に通常のエピタキシャル成長法
を利用してｎ型の不純物が低濃度でドーピングされたド
リフト領域１０６を形成する。この時に、基板にｎ型で
高ドーピングイオン注入された不純物は上層に拡散し、
図示したようなｎ型の埋没層１０４を形成する。
【００３３】図７を参照すると、前記ドリフト領域１０
６の所定の領域にｎ型の高濃度不純物をイオン注入し、
拡散させて前記ドリフト領域１０６を貫通して前記ｎ型
埋没層１０４に電気的に接続されるシンク領域１０８を
形成する。不純物イオンでは、リンＰ、ヒ素Ａｓ、アン
チモンＳｂを１×１０14個／ｃｍ2乃至５×１０15個／
ｃｍ2の濃度で注入して形成することができる。
６の所定の領域にｎ型の高濃度不純物をイオン注入し、
拡散させて前記ドリフト領域１０６を貫通して前記ｎ型
埋没層１０４に電気的に接続されるシンク領域１０８を
形成する。不純物イオンでは、リンＰ、ヒ素Ａｓ、アン
チモンＳｂを１×１０14個／ｃｍ2乃至５×１０15個／
ｃｍ2の濃度で注入して形成することができる。
【００３４】図８を参照すると、前記ドリフト領域１０
６の所定の領域にｎ型の不純物をイオン注入し、拡散さ
せてｎ型のウェル１１０を形成する。前記ウェル１１０
は前記ドリフト領域１０６の所定の領域のドーピング濃
度を高めてオン−抵抗Ｒｏｎを減少させる役割を果た
す。不純物イオンでは、リンＰ、ヒ素Ａｓまたはアンチ
モンＳｂを１×１０11個／ｃｍ2乃至５×１０13個／ｃ
ｍ2の濃度で注入して形成することができる。
６の所定の領域にｎ型の不純物をイオン注入し、拡散さ
せてｎ型のウェル１１０を形成する。前記ウェル１１０
は前記ドリフト領域１０６の所定の領域のドーピング濃
度を高めてオン−抵抗Ｒｏｎを減少させる役割を果た
す。不純物イオンでは、リンＰ、ヒ素Ａｓまたはアンチ
モンＳｂを１×１０11個／ｃｍ2乃至５×１０13個／ｃ
ｍ2の濃度で注入して形成することができる。
【００３５】図９を参照すると、シンク領域１０８及び
ｎウェル１１０が形成されたドリフト領域１０６上にパ
ッド酸化膜１１２及びシリコン窒化膜１１４を形成す
る。次に、前記シンク領域１０８に隣接した部分のシリ
コン窒化膜１１４を除去して開口部１１３を形成する。
ｎウェル１１０が形成されたドリフト領域１０６上にパ
ッド酸化膜１１２及びシリコン窒化膜１１４を形成す
る。次に、前記シンク領域１０８に隣接した部分のシリ
コン窒化膜１１４を除去して開口部１１３を形成する。
【００３６】図１０を参照すると、基板を熱酸化させて
開口部１１３内にフィールド酸化膜１１６を１０００Å
乃至１００００Åの厚さで形成することができる。次
に、前記シリコン窒化膜１１４及び前記パッド酸化膜１
１２を除去する。前記フィールド酸化膜１１６は電界が
集中して降伏電圧が低くなることを防止する役割を果た
す。
開口部１１３内にフィールド酸化膜１１６を１０００Å
乃至１００００Åの厚さで形成することができる。次
に、前記シリコン窒化膜１１４及び前記パッド酸化膜１
１２を除去する。前記フィールド酸化膜１１６は電界が
集中して降伏電圧が低くなることを防止する役割を果た
す。
【００３７】図１１を参照すると、前記フィールド酸化
膜１１６を含む基板の全面にゲート絶縁膜１１８及びゲ
ート導電膜を形成し、写真エッチング工程を利用してパ
ターニングしてゲート電極１２０を形成する。前記ゲー
ト導電膜は不純物がドーピングされたポリシリコンで形
成することができる。前記ゲート電極１２０は、平面的
にメッシュ型の開口部１２２を有し、ゲート電極１２０
のエッジは前記フィールド酸化膜１８と一部分が重畳さ
れる。
膜１１６を含む基板の全面にゲート絶縁膜１１８及びゲ
ート導電膜を形成し、写真エッチング工程を利用してパ
ターニングしてゲート電極１２０を形成する。前記ゲー
ト導電膜は不純物がドーピングされたポリシリコンで形
成することができる。前記ゲート電極１２０は、平面的
にメッシュ型の開口部１２２を有し、ゲート電極１２０
のエッジは前記フィールド酸化膜１８と一部分が重畳さ
れる。
【００３８】図１２を参照すると、通常の写真工程によ
って形成された感光膜パターン１２４及びゲート電極１
２０を利用してｐ型の不純物をゲート電極１２０の間に
形成された開口部１２２にイオン注入して本体領域１２
６を形成する。不純物イオンはｐ型不純物、例えば、硼
素Ｂ、フッ化硼素ＢＦ２またはインジウムＩｎを注入し
て形成することができる。例えば、前記半導体基板内に
硼素を１×１０12個／ｃｍ2乃至９×１０13個／ｃｍ2の
濃度で注入して形成することができる。
って形成された感光膜パターン１２４及びゲート電極１
２０を利用してｐ型の不純物をゲート電極１２０の間に
形成された開口部１２２にイオン注入して本体領域１２
６を形成する。不純物イオンはｐ型不純物、例えば、硼
素Ｂ、フッ化硼素ＢＦ２またはインジウムＩｎを注入し
て形成することができる。例えば、前記半導体基板内に
硼素を１×１０12個／ｃｍ2乃至９×１０13個／ｃｍ2の
濃度で注入して形成することができる。
【００３９】前記本体領域１２６は既に形成されたｎウ
ェル１１０内に形成される。但し、最外角の本体領域は
前記ドリフト領域１０６及び前記ｎウェル１１０が重畳
される部分を貫通して形成される。前記本体領域１２６
のうちで前記ｎウェル１１０内に形成された本体領域１
２６ｂと前記ドリフト領域１０６内に形成された本体領
域１２６ａは互いにドーピング濃度が異なる。すなわ
ち、前記ｎウェル１１０のドーピング濃度が前記ドリフ
ト領域１０６のドーピング濃度よりさらに高くドーピン
グされているので、ドリフト領域１０６に形成されたｐ
型本体領域１２６ａのドーピング濃度はウェル１１０に
形成された本体領域１２６ｂより相対的にドーピング濃
度が高い。結局、最外角本体領域のうちでドリフト領域
に形成された本体領域１２６ａは従前と同一の降伏電圧
特性を維持することができる。一方、ｎウェル１１０内
に形成された本体領域１２６ｂのドーピング濃度はさら
に低くなるので、低いしきい値電圧Ｖｔｈを有する。し
たがって、チャネル領域の抵抗は低くなるので、オン−
抵抗Ｒｏｎを低めることができる。
ェル１１０内に形成される。但し、最外角の本体領域は
前記ドリフト領域１０６及び前記ｎウェル１１０が重畳
される部分を貫通して形成される。前記本体領域１２６
のうちで前記ｎウェル１１０内に形成された本体領域１
２６ｂと前記ドリフト領域１０６内に形成された本体領
域１２６ａは互いにドーピング濃度が異なる。すなわ
ち、前記ｎウェル１１０のドーピング濃度が前記ドリフ
ト領域１０６のドーピング濃度よりさらに高くドーピン
グされているので、ドリフト領域１０６に形成されたｐ
型本体領域１２６ａのドーピング濃度はウェル１１０に
形成された本体領域１２６ｂより相対的にドーピング濃
度が高い。結局、最外角本体領域のうちでドリフト領域
に形成された本体領域１２６ａは従前と同一の降伏電圧
特性を維持することができる。一方、ｎウェル１１０内
に形成された本体領域１２６ｂのドーピング濃度はさら
に低くなるので、低いしきい値電圧Ｖｔｈを有する。し
たがって、チャネル領域の抵抗は低くなるので、オン−
抵抗Ｒｏｎを低めることができる。
【００４０】図１３を参照すると、前記感光膜パターン
１２４を除去した後に、所定の拡散工程を実施すると、
図示したような拡散された本体領域１２６が形成され
る。
１２４を除去した後に、所定の拡散工程を実施すると、
図示したような拡散された本体領域１２６が形成され
る。
【００４１】次に、通常の写真工程を実施してソース及
びドレイン領域を限定する感光膜パターン１２８を形成
する。前記感光膜パターン１２８、ゲート電極１２０及
びフィールド酸化膜１１６をイオン注入マスクとして利
用してｎ型の不純物を高ドーピングイオン注入して、前
記本体領域１２６内にはソース領域１３０を形成すると
同時に、前記シンク領域１０８にはドレイン領域１２を
形成する。不純物イオンでは、リンＰ、ヒ素Ａｓまたは
アンチモンＳｂを１×１０14個／ｃｍ2乃至５×１０16
個／ｃｍ2の濃度でイオン注入する。
びドレイン領域を限定する感光膜パターン１２８を形成
する。前記感光膜パターン１２８、ゲート電極１２０及
びフィールド酸化膜１１６をイオン注入マスクとして利
用してｎ型の不純物を高ドーピングイオン注入して、前
記本体領域１２６内にはソース領域１３０を形成すると
同時に、前記シンク領域１０８にはドレイン領域１２を
形成する。不純物イオンでは、リンＰ、ヒ素Ａｓまたは
アンチモンＳｂを１×１０14個／ｃｍ2乃至５×１０16
個／ｃｍ2の濃度でイオン注入する。
【００４２】図１４を参照すると、前記感光膜パターン
１２８を除去し、再び写真工程を実施してバルク領域を
限定する感光膜パターン１３４を形成する。前記感光膜
パターン１３４をイオン注入マスクとして利用してｐ型
バルク領域１３６を形成する。不純物イオンはｐ型不純
物、例えば、硼素Ｂ、フッ化硼素ＢＦ２、またはインジ
ウムＩｎを１×１０12個／ｃｍ2乃至９×１０13個／ｃ
ｍ2の濃度で注入して形成することができる。
１２８を除去し、再び写真工程を実施してバルク領域を
限定する感光膜パターン１３４を形成する。前記感光膜
パターン１３４をイオン注入マスクとして利用してｐ型
バルク領域１３６を形成する。不純物イオンはｐ型不純
物、例えば、硼素Ｂ、フッ化硼素ＢＦ２、またはインジ
ウムＩｎを１×１０12個／ｃｍ2乃至９×１０13個／ｃ
ｍ2の濃度で注入して形成することができる。
【００４３】次に、前記マスクパターン１３４を除去
し、熱処理を実施すると、図４に示したＤＭＯＳの構造
が形成される。
し、熱処理を実施すると、図４に示したＤＭＯＳの構造
が形成される。
【００４４】次に、基板の全面に層間絶縁膜（図示せ
ず）を形成し、写真エッチング工程を利用してパターニ
ングし、図５に示したソースコンタクト１３８及びドレ
インコンタクト１４０を形成する。前記ソースコンタク
ト１３８を通じて前記ソース領域１３０及びバルク領域
１３６はソース電極（図示せず）と連結され、前記ドレ
インコンタクト１４０を通じて前記ドレイン領域１３２
はドレイン電極（図示せず）と連結される。
ず）を形成し、写真エッチング工程を利用してパターニ
ングし、図５に示したソースコンタクト１３８及びドレ
インコンタクト１４０を形成する。前記ソースコンタク
ト１３８を通じて前記ソース領域１３０及びバルク領域
１３６はソース電極（図示せず）と連結され、前記ドレ
インコンタクト１４０を通じて前記ドレイン領域１３２
はドレイン電極（図示せず）と連結される。
【００４５】以上、説明した本発明は上述の実施形態及
び添付した図面により限定されることではなく、本発明
の技術的思想を逸脱しない範囲内で多様な置換、変形及
び変更が可能であることは、本発明が属する技術分野に
おける通常の知識を持つ者に明らかであるだろう。
び添付した図面により限定されることではなく、本発明
の技術的思想を逸脱しない範囲内で多様な置換、変形及
び変更が可能であることは、本発明が属する技術分野に
おける通常の知識を持つ者に明らかであるだろう。
【００４６】
【発明の効果】上述のように、本発明は、ドリフト領域
の所定の領域にドリフト領域より相対的に高ドーピング
されたウェルを形成し、ドリフト領域の抵抗を低めてオ
ン−抵抗Ｒｏｎを低めることができる。
の所定の領域にドリフト領域より相対的に高ドーピング
されたウェルを形成し、ドリフト領域の抵抗を低めてオ
ン−抵抗Ｒｏｎを低めることができる。
【００４７】また、降伏電圧に弱い最外角本体領域の屈
曲部分では、ウェル領域を形成しないので、ドリフト領
域の濃度が低くなることによって発生する降伏電圧の減
少を抑制することができる。
曲部分では、ウェル領域を形成しないので、ドリフト領
域の濃度が低くなることによって発生する降伏電圧の減
少を抑制することができる。
【図１】従来の技術によるＤＭＯＳ素子を示す断面図及
び平面図である。
び平面図である。
【図２】従来の技術によるＤＭＯＳ素子を示す断面図及
び平面図である。
び平面図である。
【図３】従来の技術によるＤＭＯＳ素子の問題点を説明
するための断面図である。
するための断面図である。
【図４】本発明の一実施形態によるＤＭＯＳ素子を示す
断面図及び平面図である。
断面図及び平面図である。
【図５】本発明の一実施形態によるＤＭＯＳ素子を示す
断面図及び平面図である。
断面図及び平面図である。
【図６】本発明の一実施形態によるＤＭＯＳ素子の製造
方法を順次に示した断面図である。
方法を順次に示した断面図である。
【図７】本発明の一実施形態によるＤＭＯＳ素子の製造
方法を順次に示した断面図である。
方法を順次に示した断面図である。
【図８】本発明の一実施形態によるＤＭＯＳ素子の製造
方法を順次に示した断面図である。
方法を順次に示した断面図である。
【図９】本発明の一実施形態によるＤＭＯＳ素子の製造
方法を順次に示した断面図である。
方法を順次に示した断面図である。
【図１０】本発明の一実施形態によるＤＭＯＳ素子の製
造方法を順次に示した断面図である。
造方法を順次に示した断面図である。
【図１１】本発明の一実施形態によるＤＭＯＳ素子の製
造方法を順次に示した断面図である。
造方法を順次に示した断面図である。
【図１２】本発明の一実施形態によるＤＭＯＳ素子の製
造方法を順次に示した断面図である。
造方法を順次に示した断面図である。
【図１３】本発明の一実施形態によるＤＭＯＳ素子の製
造方法を順次に示した断面図である。
造方法を順次に示した断面図である。
【図１４】本発明の一実施形態によるＤＭＯＳ素子の製
造方法を順次に示した断面図である。
造方法を順次に示した断面図である。
２，１０２ 基板
４，１０４ 埋没層
６，１０６ ドリフト領域
８，１０８ シンク領域
１６，１１６ フィールド酸化膜
２０，１２０ ゲート電極
２６，１２６ 本体領域
３０，１３０ ソース領域
３２，１３２ ドレイン領域
３６，１３６ バルク領域
３８，１３８ ソースコンタクト
４０，１４０ ドレインコンタクト
１１０ ウェル
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ３０１Ｄ
Claims (30)
- 【請求項１】 基板と、 前記基板上に第１導電型の不純物が低濃度でドーピング
されたドリフト領域と、 前記ドリフト領域内に形成され、第２導電型の不純物が
ドーピングされた複数の本体領域と、 前記本体領域内に形成された第１導電型の不純物が高濃
度でドーピングされたソース領域と、 前記本体領域内に前記ソース領域と隣接に形成された第
２導電型の不純物が高濃度でドーピングされたバルク領
域と、 前記ドリフト領域内に前記複数の本体領域の少なくとも
一部分を囲む第１導電型のウェルとを含むことを特徴と
するＤＭＯＳ素子。 - 【請求項２】 前記ウェルのエッジは、最外角本体領域
と重畳されることを特徴とする請求項１に記載のＤＭＯ
Ｓ素子。 - 【請求項３】 前記ウェルのドーピング濃度は、前記ド
リフト領域のドーピング濃度と前記ソース領域のドーピ
ング濃度との間であることを特徴とする請求項１に記載
のＤＭＯＳ素子。 - 【請求項４】 前記基板及び前記ドリフト領域の間に介
在された第１導電型の埋没層と、 前記最外角本体領域と所定の間隔離隔して形成され、前
記埋没層と電気的に接続されるシンク領域と、 前記シンク領域の上部に配置されるドレイン領域とをさ
らに含むことを特徴とする請求項１に記載のＤＭＯＳ素
子。 - 【請求項５】 前記ドリフト領域上にゲート絶縁膜を介
在し、前記ソース領域及びバルク領域を露出する複数の
開口部を有するゲート電極をさらに含むことを特徴とす
る請求項４に記載のＤＭＯＳ素子。 - 【請求項６】 前記シンク領域と最外角本体領域との間
にシンク領域と隣接するフィールド酸化膜をさらに含む
ことを特徴とする請求項５に記載のＤＭＯＳ素子。 - 【請求項７】 前記ゲート電極のエッジの一部分が前記
フィールド酸化膜と重畳されることを特徴とする請求項
６に記載のＤＭＯＳ素子。 - 【請求項８】 前記ゲート電極は、ポリシリコンからな
ることを特徴とする請求項５に記載のＤＭＯＳ素子。 - 【請求項９】 基板と、 前記基板上に第１導電型に低濃度ドーピングされたドリ
フト領域と、 前記ドリフト領域内に形成され、第２導電型の不純物が
高濃度でドーピングされた複数の本体領域と、 前記本体領域内に形成された第１導電型のソース領域
と、 前記本体領域内に前記ソース領域と隣接し、前記ソース
領域に囲まれた第２導電型のバルク領域と、 前記複数の本体領域の少なくとも一部分を囲む第１導電
型のウェルと、 前記基板及び前記ドリフト領域の間に介在された第１導
電型の埋没層と、 前記ドリフト領域上にゲート絶縁膜を介在し、前記ソー
ス領域及び前記不純物領域を露出する開口部を有するゲ
ート電極と、 前記ドリフト領域を貫通し、前記埋没層に接続された第
１導電型のシンク領域と、 前記シンク領域の上部に形成された第１導電型のドレイ
ン領域とを含むことを特徴とするＤＭＯＳ素子。 - 【請求項１０】 前記ウェルのエッジは、前記最外角本
体領域と重畳して形成されることを特徴とする請求項９
に記載のＤＭＯＳ素子。 - 【請求項１１】 前記ウェルのドーピング濃度は、前記
ドリフト領域のドーピング濃度と前記ソース領域のドー
ピング濃度との間であることを特徴とする請求項９に記
載のＤＭＯＳ素子。 - 【請求項１２】 前記ゲート電極に形成された開口部は
メッシュ型であることを特徴とする請求項９に記載のＤ
ＭＯＳ素子。 - 【請求項１３】 前記シンク領域と最外角本体領域との
間に前記シンク領域に隣接したフィールド酸化膜をさら
に含むことを特徴とする請求項９に記載のＤＭＯＳ素
子。 - 【請求項１４】 前記ゲート電極のエッジの一部分が前
記フィールド酸化膜と重畳されることを特徴とする請求
項１３に記載のＤＭＯＳ素子。 - 【請求項１５】 基板上に第１導電型の不純物が低濃度
でドーピングされたドリフト領域を形成する段階と、 前記ドリフト領域の所定の領域内に第１導電型のウェル
を形成する段階と、 前記ウェル及びドリフト領域内に第２導電型の複数の本
体領域を形成する段階と、 前記本体領域内に第１導電型の不純物を高濃度でドーピ
ングされたソース領域を形成する段階と、 前記本体領域内に前記ソース領域と隣接し、前記ソース
領域に囲まれた第２導電型の不純物が高濃度でドーピン
グされたバルク領域を形成する段階とを含むことを特徴
とするＤＭＯＳ素子の製造方法。 - 【請求項１６】 前記本体領域のうち最外角本体領域
は、前記ウェル及びドリフト領域と重畳される領域に形
成されることを特徴とする請求項１５に記載のＤＭＯＳ
素子の製造方法。 - 【請求項１７】 前記ウェルのドーピング濃度は、前記
ドリフト領域のドーピング濃度と前記ソース領域のドー
ピング濃度との間で形成されることを特徴とする請求項
１５に記載のＤＭＯＳ素子の製造方法。 - 【請求項１８】 前記基板及び前記ドリフト領域の間に
第１導電型の埋没層を形成する段階と、 前記本体領域と所定の間隔離隔して形成され、前記ドリ
フト領域を貫通して前記埋没層と電気的に接続されるシ
ンク領域を形成する段階と、 前記シンク領域の上部に配置されるドレイン領域を形成
する段階とをさらに含むことを特徴とする請求項１５に
記載のＤＭＯＳ素子の製造方法。 - 【請求項１９】 前記ドリフト領域上にゲート絶縁膜を
介在して形成し、前記ソース領域及びバルク領域を露出
させる複数の開口部を有するゲート電極を形成する段階
をさらに含むことを特徴とする請求項１８に記載のＤＭ
ＯＳ素子の製造方法。 - 【請求項２０】 前記本体領域とシンク領域との間にシ
ンク領域に隣接にフィールド酸化膜を形成する段階をさ
らに含むことを特徴とする請求項１９に記載のＤＭＯＳ
素子。 - 【請求項２１】 前記ゲート電極のエッジは、前記フィ
ールド酸化膜と重畳されることを特徴とする請求項２０
に記載のＤＭＯＳ素子の製造方法。 - 【請求項２２】 前記ゲート電極は、ポリシリコンで形
成することを特徴とする請求項１５に記載のＤＭＯＳ素
子の製造方法。 - 【請求項２３】 前記ドリフト領域は、エピタキシャル
成長法で形成することを特徴とする請求項１５に記載の
ＤＭＯＳ素子。 - 【請求項２４】 基板の所定の領域に第１導電型の高ド
ーピング埋没層を形成する段階と、 前記基板上に第１導電型のドリフト領域を形成する段階
と、 前記ドリフト領域を貫通して前記高濃度埋没層と接続す
る第１導電型のシンク領域を形成する段階と、 前記ドリフト領域の所定の領域に第１導電型のウェルを
形成する段階と、 前記ウェルが形成されたドリフト領域上にゲート絶縁膜
を介在して形成され、多数の開口部を有するゲート電極
を形成する段階と、 前記ゲート電極の開口部によって露出されたウェルが形
成されたドリフト領域に複数の本体領域を形成する段階
と、 前記本体領域内に第１導電型の高ドーピングソース領域
を形成し、シンク領域内に第１導電型のドレイン領域を
形成する段階と、 前記本体領域内に前記ソース領域に囲まれる第２導電型
の高ドーピングバルク領域を形成する段階とを含むこと
を特徴とするＤＭＯＳ素子の製造方法。 - 【請求項２５】 前記最外角本体領域は、前記ウェル及
びドリフト領域の重畳される領域の間で形成されること
を特徴とする請求項２４に記載のＤＭＯＳ素子の製造方
法。 - 【請求項２６】 前記ウェルのドーピング濃度は、前記
ドリフト領域のドーピング濃度と前記埋没層のドーピン
グ濃度との間の濃度で形成することを特徴とする請求項
２４に記載のＤＭＯＳ素子の製造方法。 - 【請求項２７】 前記最外角本体領域とシンク領域との
間にシンク領域と隣接にフィールド酸化膜を形成する段
階をさらに含むことを特徴とする請求項２４に記載のＤ
ＭＯＳ素子の製造方法。 - 【請求項２８】 前記ゲート電極は、前記フィールド酸
化膜と一部が重畳されることを特徴とする請求項２７に
記載のＤＭＯＳ素子の製造方法。 - 【請求項２９】 前記ゲート電極に形成された多数の開
口部は、メッシュ型で形成することを特徴とする請求項
２４に記載のＤＭＯＳ素子の製造方法。 - 【請求項３０】 前記ゲート導電膜は、ポリシリコンで
形成することを特徴とする請求項２４に記載のＤＭＯＳ
素子の製造方法。
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