JPH11186550A - 二重拡散形ｍｏｓトランジスタ及びその製造方法 - Google Patents
二重拡散形ｍｏｓトランジスタ及びその製造方法Info
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- JPH11186550A JPH11186550A JP10134770A JP13477098A JPH11186550A JP H11186550 A JPH11186550 A JP H11186550A JP 10134770 A JP10134770 A JP 10134770A JP 13477098 A JP13477098 A JP 13477098A JP H11186550 A JPH11186550 A JP H11186550A
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Abstract
(57)【要約】 （修正有）
【課題】 バルクバイアスのための別途の領域が要求さ
れないため、チップサイズを縮めるとともに、オン抵抗
を減少させる。 【解決手段】 第１導電型の埋没層１０２を含む半導体
基板１００の上部に形成された第１導電型のエピタキシ
ャル層１０４と、その上部に形成されたゲート電極１１
０の位置に合わせて第１導電型のエピタキシャル層１０
４の表面に形成された第１導電型のソース領域１１４
と、ゲート電極１１０の形成された位置に合わせずに第
１導電型のエピタキシャル層１０４の表面に形成された
第１導電型のドレイン領域１１６と、第１導電型のソー
ス領域１１４の側面および下部に隣接して第１導電型の
エピタキシャル層１０４の表面に形成された第２導電型
のボディー領域１１２と、第１導電型のソース領域１１
４の下部の第２導電型のボディー領域１１２内に形成さ
れた第２導電型のバルクバイアス領域１１８とを具備す
る。
れないため、チップサイズを縮めるとともに、オン抵抗
を減少させる。 【解決手段】 第１導電型の埋没層１０２を含む半導体
基板１００の上部に形成された第１導電型のエピタキシ
ャル層１０４と、その上部に形成されたゲート電極１１
０の位置に合わせて第１導電型のエピタキシャル層１０
４の表面に形成された第１導電型のソース領域１１４
と、ゲート電極１１０の形成された位置に合わせずに第
１導電型のエピタキシャル層１０４の表面に形成された
第１導電型のドレイン領域１１６と、第１導電型のソー
ス領域１１４の側面および下部に隣接して第１導電型の
エピタキシャル層１０４の表面に形成された第２導電型
のボディー領域１１２と、第１導電型のソース領域１１
４の下部の第２導電型のボディー領域１１２内に形成さ
れた第２導電型のバルクバイアス領域１１８とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、二重拡散形ＭＯＳトランジス
タ(double-diffused metal oxide semiconductor trans
ister：以下、ＤＭＯＳトランジスタという。)におい
て、チップサイズを縮めてオン抵抗(Ｒｄｓ：on-resist
ance)を低減させるＤＭＯＳトランジスタ及びその製造
方法に関する。
の製造方法に関し、特に、二重拡散形ＭＯＳトランジス
タ(double-diffused metal oxide semiconductor trans
ister：以下、ＤＭＯＳトランジスタという。)におい
て、チップサイズを縮めてオン抵抗(Ｒｄｓ：on-resist
ance)を低減させるＤＭＯＳトランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】最近、半導体技術は、ＤＭＯＳトランジ
スタ、絶縁ゲートフィールド効果トランジスタ(insulat
ed gate filed effect transistor：ＩＧＦＥＴ)などの
電力素子を高集積化する方向に進展しつつある。例え
ば、個別素子及び電力集積回路(Integrated Circuits：
ＩＣ)としての応用範囲が広まっている前記電力素子
は、その内部に二重拡散により形成されたチャネル(電
流通路)を有する。
スタ、絶縁ゲートフィールド効果トランジスタ(insulat
ed gate filed effect transistor：ＩＧＦＥＴ)などの
電力素子を高集積化する方向に進展しつつある。例え
ば、個別素子及び電力集積回路(Integrated Circuits：
ＩＣ)としての応用範囲が広まっている前記電力素子
は、その内部に二重拡散により形成されたチャネル(電
流通路)を有する。
【０００３】特に、前記ＤＭＯＳトランジスタは、二重
拡散によるトランジスタであって、絶縁層内の溝を通じ
て相異なる導電型の不純物を順次に拡散させることによ
って、相異なる導電型を有する不純物領域を形成させ
る。また、前記ＤＭＯＳトランジスタは二重拡散構造を
有するため、短チャネルを高精度に形成することがで
き、高速動作が可能である。更に、前記ＤＭＯＳトラン
ジスタは、そのチャネル(電流通路)によって垂直形ＤＭ
ＯＳ(Vertical DMOS：以下、ＶＤＭＯＳという。)トラ
ンジスタと横形ＤＭＯＳ(Lateral DMOS：以下、ＬＤＭ
ＯＳという。)トランジスタとに区分される。
拡散によるトランジスタであって、絶縁層内の溝を通じ
て相異なる導電型の不純物を順次に拡散させることによ
って、相異なる導電型を有する不純物領域を形成させ
る。また、前記ＤＭＯＳトランジスタは二重拡散構造を
有するため、短チャネルを高精度に形成することがで
き、高速動作が可能である。更に、前記ＤＭＯＳトラン
ジスタは、そのチャネル(電流通路)によって垂直形ＤＭ
ＯＳ(Vertical DMOS：以下、ＶＤＭＯＳという。)トラ
ンジスタと横形ＤＭＯＳ(Lateral DMOS：以下、ＬＤＭ
ＯＳという。)トランジスタとに区分される。
【０００４】図９は通常のＮ-チャネルＤＭＯＳトラン
ジスタの断面図である。図９を参照すれば、Ｐ型半導体
基板１０の上部にＮ+埋没層１２が形成され、前記Ｎ+埋
没層１２を含むＰ型半導体基板１０の上部にＮ-エピタ
キシャル層１４が形成されている。前記Ｎ-エピタキシ
ャル層１４の上部には素子分離層１７が形成され、ドレ
イン抵抗を低減するために高濃度のＮ型不純物をドレイ
ン領域の下部から前記Ｎ+埋没層１２まで拡散させてな
るＮ+シンク領域１６が形成されている。
ジスタの断面図である。図９を参照すれば、Ｐ型半導体
基板１０の上部にＮ+埋没層１２が形成され、前記Ｎ+埋
没層１２を含むＰ型半導体基板１０の上部にＮ-エピタ
キシャル層１４が形成されている。前記Ｎ-エピタキシ
ャル層１４の上部には素子分離層１７が形成され、ドレ
イン抵抗を低減するために高濃度のＮ型不純物をドレイ
ン領域の下部から前記Ｎ+埋没層１２まで拡散させてな
るＮ+シンク領域１６が形成されている。
【０００５】前記Ｎ+エピタキシャル層１４の上部には
ゲート酸化膜１８を介在してゲート電極２０が形成され
ている。前記Ｎ-エピタキシャル層１４の表面にはＰ-ボ
ディー領域２２が形成され、Ｎ+ソース領域２４が前記
ゲート電極２０の形成された位置に合わせて形成される
自己整合法によりＰ-ボディー領域２２の側面および下
部に隣接して取り囲まれるよう形成されている。Ｎ+ド
レイン領域２６は、前記ゲート電極２０の外部から当該
ゲート電極２０の形成された位置に合わされずに形成さ
れる非自己整合法によりＮ-エピタキシャル層１４の表
面に形成されている。さらに、前記ゲート電極２０と部
分的にオーバーラップされるＰ-ボディー領域２２の表
面にはチャネル領域(図示せず)が形成されている。
ゲート酸化膜１８を介在してゲート電極２０が形成され
ている。前記Ｎ-エピタキシャル層１４の表面にはＰ-ボ
ディー領域２２が形成され、Ｎ+ソース領域２４が前記
ゲート電極２０の形成された位置に合わせて形成される
自己整合法によりＰ-ボディー領域２２の側面および下
部に隣接して取り囲まれるよう形成されている。Ｎ+ド
レイン領域２６は、前記ゲート電極２０の外部から当該
ゲート電極２０の形成された位置に合わされずに形成さ
れる非自己整合法によりＮ-エピタキシャル層１４の表
面に形成されている。さらに、前記ゲート電極２０と部
分的にオーバーラップされるＰ-ボディー領域２２の表
面にはチャネル領域(図示せず)が形成されている。
【０００６】前記ゲート電極２０を含むＮ-エピタキシ
ャル層１４の上部にはコンタクトホールを有する絶縁層
３０が形成されている。前記絶縁層３０のコンタクトホ
ールの上部にはＤＭＯＳトランジスタのゲート電極２
０、Ｎ+ソース領域２４、ドレイン領域２６及びＰ-ボデ
ィー領域２２に各々接続される金属層３２が形成されて
いる。
ャル層１４の上部にはコンタクトホールを有する絶縁層
３０が形成されている。前記絶縁層３０のコンタクトホ
ールの上部にはＤＭＯＳトランジスタのゲート電極２
０、Ｎ+ソース領域２４、ドレイン領域２６及びＰ-ボデ
ィー領域２２に各々接続される金属層３２が形成されて
いる。
【０００７】
【発明が解決しようとする課題】しかし、このような構
造を有する従来のＤＭＯＳトランジスタでは、Ｎ+ソー
ス領域２４とＰ-ボディー領域２２を同時にコンタクト
するために別途にバルクバイアス領域２８を形成しなけ
ればならなく、全体にチップサイズが増大する。このた
め、図９の金属層３２の長さＬ1も大きくなり、チップ
の幅(図中奥行きを示す)Ｗを当該長さＬ1により除算し
たトランジスタの形状Ｗ／Ｌ1も大きくなるため、当該
トランジスタの形状Ｗ／Ｌ1により変化するオン抵抗が
上昇する問題が生じる。
造を有する従来のＤＭＯＳトランジスタでは、Ｎ+ソー
ス領域２４とＰ-ボディー領域２２を同時にコンタクト
するために別途にバルクバイアス領域２８を形成しなけ
ればならなく、全体にチップサイズが増大する。このた
め、図９の金属層３２の長さＬ1も大きくなり、チップ
の幅(図中奥行きを示す)Ｗを当該長さＬ1により除算し
たトランジスタの形状Ｗ／Ｌ1も大きくなるため、当該
トランジスタの形状Ｗ／Ｌ1により変化するオン抵抗が
上昇する問題が生じる。
【０００８】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、チップサイズを縮め
てオン抵抗を減少させるＤＭＯＳトランジスタを提供す
ることにある。
なされたものであり、その目的は、チップサイズを縮め
てオン抵抗を減少させるＤＭＯＳトランジスタを提供す
ることにある。
【０００９】本発明の他の目的は、ＤＭＯＳトランジス
タの製造に最も好適なＤＭＯＳトランジスタの製造方法
を提供することにある。
タの製造に最も好適なＤＭＯＳトランジスタの製造方法
を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、請求項１記載の第１の発明のＤＭＯＳトラン
ジスタにおいて、半導体基板の上部に形成された第１導
電型の埋没層と、前記第１導電型の埋没層を含む前記半
導体基板の上部に形成された第１導電型のエピタキシャ
ル層と、前記第１導電型のエピタキシャル層の上部にゲ
ート酸化膜を介在して形成されたゲート電極と、前記ゲ
ート電極の形成された位置に合わせて前記第１導電型の
エピタキシャル層の表面に形成された第１導電型のソー
ス領域と、前記ゲート電極の形成された位置に合わせず
に前記第１導電型のエピタキシャル層の表面に形成され
た第１導電型のドレイン領域と、前記第１導電型のソー
ス領域の側面および下部に隣接して前記第１導電型のエ
ピタキシャル層の表面に形成された第２導電型のボディ
ー領域と、前記第１導電型のソース領域の下部の前記第
２導電型のボディー領域内に形成された第２導電型のバ
ルクバイアス領域とを具備することを要旨とする。従っ
て、チップサイズを縮めてオン抵抗を減少させる。
るために、請求項１記載の第１の発明のＤＭＯＳトラン
ジスタにおいて、半導体基板の上部に形成された第１導
電型の埋没層と、前記第１導電型の埋没層を含む前記半
導体基板の上部に形成された第１導電型のエピタキシャ
ル層と、前記第１導電型のエピタキシャル層の上部にゲ
ート酸化膜を介在して形成されたゲート電極と、前記ゲ
ート電極の形成された位置に合わせて前記第１導電型の
エピタキシャル層の表面に形成された第１導電型のソー
ス領域と、前記ゲート電極の形成された位置に合わせず
に前記第１導電型のエピタキシャル層の表面に形成され
た第１導電型のドレイン領域と、前記第１導電型のソー
ス領域の側面および下部に隣接して前記第１導電型のエ
ピタキシャル層の表面に形成された第２導電型のボディ
ー領域と、前記第１導電型のソース領域の下部の前記第
２導電型のボディー領域内に形成された第２導電型のバ
ルクバイアス領域とを具備することを要旨とする。従っ
て、チップサイズを縮めてオン抵抗を減少させる。
【００１１】請求項２記載の第２の発明は、前記ドレイ
ン抵抗を低減するために、前記第１導電型のドレイン領
域の下部から前記第１導電型の埋没層まで形成された第
１導電型のシンク領域をさらに具備しても良い。
ン抵抗を低減するために、前記第１導電型のドレイン領
域の下部から前記第１導電型の埋没層まで形成された第
１導電型のシンク領域をさらに具備しても良い。
【００１２】請求項３記載の第３の発明は、前記ゲート
電極を含む第１導電型のエピタキシャル層の上部に形成
される絶縁層と、前記絶縁層内部から上部に貫通して形
成され、前記ゲート電極、第１導電型のソース領域、ド
レイン領域及び前記第２導電型のバルクバイアス領域に
各々接続される金属層とをさらに具備しても良い。
電極を含む第１導電型のエピタキシャル層の上部に形成
される絶縁層と、前記絶縁層内部から上部に貫通して形
成され、前記ゲート電極、第１導電型のソース領域、ド
レイン領域及び前記第２導電型のバルクバイアス領域に
各々接続される金属層とをさらに具備しても良い。
【００１３】前記他の目的を達成するために、請求項４
記載の第４の発明は、半導体基板の上部に第１導電型の
埋没層及び第１導電型のエピタキシャル層を順次に形成
する段階と、前記第１導電型のエピタキシャル層の上部
にゲート酸化膜を介在してゲート電極を形成する段階
と、フォトマスクを用いて前記第１導電型のエピタキシ
ャル層の表面に第２導電型の不純物をイオン注入するこ
とにより、第２導電型のボディー領域を形成する段階
と、前記結果物の上部に第１導電型の不純物をイオン注
入することにより、前記第１導電型のエピタキシャル層
の表面に第１導電型のソース領域及びドレイン領域を形
成する段階と、前記第１導電型のソース領域の幅より狭
い幅の部位にフォトマスクを用いて第２導電型の不純物
をイオン注入して前記第１導電型のソース領域の下部
で、かつ、前記第２導電型のボディー領域内に第２導電
型のバルクバイアス領域を形成する段階とを具備するこ
とを要旨とする。従って、ＤＭＯＳトランジスタの製造
に最も好適なＤＭＯＳトランジスタの製造方法を提供で
きる。
記載の第４の発明は、半導体基板の上部に第１導電型の
埋没層及び第１導電型のエピタキシャル層を順次に形成
する段階と、前記第１導電型のエピタキシャル層の上部
にゲート酸化膜を介在してゲート電極を形成する段階
と、フォトマスクを用いて前記第１導電型のエピタキシ
ャル層の表面に第２導電型の不純物をイオン注入するこ
とにより、第２導電型のボディー領域を形成する段階
と、前記結果物の上部に第１導電型の不純物をイオン注
入することにより、前記第１導電型のエピタキシャル層
の表面に第１導電型のソース領域及びドレイン領域を形
成する段階と、前記第１導電型のソース領域の幅より狭
い幅の部位にフォトマスクを用いて第２導電型の不純物
をイオン注入して前記第１導電型のソース領域の下部
で、かつ、前記第２導電型のボディー領域内に第２導電
型のバルクバイアス領域を形成する段階とを具備するこ
とを要旨とする。従って、ＤＭＯＳトランジスタの製造
に最も好適なＤＭＯＳトランジスタの製造方法を提供で
きる。
【００１４】請求項５記載の第５の発明は、前記第１導
電型の埋没層及び第１導電型のエピタキシャル層を順次
に形成する段階の後に、ドレイン抵抗を低減するために
前記第１導電型のドレイン領域に第１導電型の不純物を
イオン注入して前記第１導電型の埋没層まで拡散される
第１導電型のシンク領域を形成する段階をさらに具備す
ることを要旨とする。
電型の埋没層及び第１導電型のエピタキシャル層を順次
に形成する段階の後に、ドレイン抵抗を低減するために
前記第１導電型のドレイン領域に第１導電型の不純物を
イオン注入して前記第１導電型の埋没層まで拡散される
第１導電型のシンク領域を形成する段階をさらに具備す
ることを要旨とする。
【００１５】請求項６記載の第６の発明は、前記第１導
電型のソース領域及びドレイン領域を形成する段階にお
いてフォトマスクを用いないことを要旨とする。
電型のソース領域及びドレイン領域を形成する段階にお
いてフォトマスクを用いないことを要旨とする。
【００１６】請求項７記載の第７の発明は、前記第２導
電型のバルクバイアス領域を形成する段階の後に、前記
結果物の上部に絶縁層を形成する段階と、前記第１導電
型のソース領域の幅より狭い幅の部位の前記絶縁層を食
刻した後、露出された第１導電型のエピタキシャル層を
前記第２導電型のボディー領域まで食刻する段階と、前
記第１導電型のドレイン領域及びゲート電極の上部の前
記絶縁層を食刻する段階と、前記結果物の上部に金属層
を形成する段階とをさらに具備することが好ましい。
電型のバルクバイアス領域を形成する段階の後に、前記
結果物の上部に絶縁層を形成する段階と、前記第１導電
型のソース領域の幅より狭い幅の部位の前記絶縁層を食
刻した後、露出された第１導電型のエピタキシャル層を
前記第２導電型のボディー領域まで食刻する段階と、前
記第１導電型のドレイン領域及びゲート電極の上部の前
記絶縁層を食刻する段階と、前記結果物の上部に金属層
を形成する段階とをさらに具備することが好ましい。
【００１７】
【発明の実施の形態】以下、本発明に従う好適な一実施
の形態を添付図面を参照しつつ詳細に説明する。
の形態を添付図面を参照しつつ詳細に説明する。
【００１８】図１は本発明によるＤＭＯＳトランジスタ
の断面図である。図１を参照すれば、Ｎ+埋没層(第１導
電型の埋没層)１０２は、ドレインコンタクトからトラ
ンジスタのアクティブ領域まで低抵抗経路を提供するこ
とによってＰ型半導体基板１００の上部に形成されてド
レイン抵抗を低減させる。前記Ｎ+埋没層１０２を含む
Ｐ型半導体基板１００の上部にはＮ-エピタキシャル層
(第１導電型のエピタキシャル層)１０４が形成されてい
る。前記Ｎ-エピタキシャル層１０４の上部には素子分
離層１０７が形成され、ドレイン抵抗を低減させるため
に高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ
+埋没層１０２まで拡散させてなるＮ+シンク領域(第１
導電型のシンク領域)１０６が形成されている。
の断面図である。図１を参照すれば、Ｎ+埋没層(第１導
電型の埋没層)１０２は、ドレインコンタクトからトラ
ンジスタのアクティブ領域まで低抵抗経路を提供するこ
とによってＰ型半導体基板１００の上部に形成されてド
レイン抵抗を低減させる。前記Ｎ+埋没層１０２を含む
Ｐ型半導体基板１００の上部にはＮ-エピタキシャル層
(第１導電型のエピタキシャル層)１０４が形成されてい
る。前記Ｎ-エピタキシャル層１０４の上部には素子分
離層１０７が形成され、ドレイン抵抗を低減させるため
に高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ
+埋没層１０２まで拡散させてなるＮ+シンク領域(第１
導電型のシンク領域)１０６が形成されている。
【００１９】前記Ｎ-エピタキシャル層１０４の上部に
はゲート酸化膜１０８を介在してゲート電極１１０が形
成されている。前記Ｎ-エピタキシャル層１０４の表面
にはＰ-ボディー領域(第１導電型のボディー領域)１１
２が形成され、Ｎ+ソース領域１１４の側面および下部
が隣接して前記ゲート電極１１０の形成された位置に合
わせて形成される自己整合法によりＰ-ボディー領域１
１２に取り囲まれるよう形成されている。前記Ｎ+ドレ
イン領域１１６は、前記ゲート電極１１０の外部から当
該ゲート電極１１０の形成された位置に合わされずに形
成される非自己整合法によりＮ-エピタキシャル層１０
４の表面に形成されている。これにより、前記ゲート電
極１１０はＮ+ドレイン領域１１６とは重なり合わな
い、いわゆるオフセットゲート構造となる。一方、前記
ゲート電極１１０と部分的にオーバーラップされるＰ-
ボディー領域１１２の表面にはチャネル領域(図示せず)
が形成される。
はゲート酸化膜１０８を介在してゲート電極１１０が形
成されている。前記Ｎ-エピタキシャル層１０４の表面
にはＰ-ボディー領域(第１導電型のボディー領域)１１
２が形成され、Ｎ+ソース領域１１４の側面および下部
が隣接して前記ゲート電極１１０の形成された位置に合
わせて形成される自己整合法によりＰ-ボディー領域１
１２に取り囲まれるよう形成されている。前記Ｎ+ドレ
イン領域１１６は、前記ゲート電極１１０の外部から当
該ゲート電極１１０の形成された位置に合わされずに形
成される非自己整合法によりＮ-エピタキシャル層１０
４の表面に形成されている。これにより、前記ゲート電
極１１０はＮ+ドレイン領域１１６とは重なり合わな
い、いわゆるオフセットゲート構造となる。一方、前記
ゲート電極１１０と部分的にオーバーラップされるＰ-
ボディー領域１１２の表面にはチャネル領域(図示せず)
が形成される。
【００２０】前記Ｎ+ソース領域１１４の下部のＰ-ボデ
ィー領域１１２内にはバルクバイアスのためのＰ+バル
クバイアス領域１１８が形成されている。これにより、
本発明では前記Ｐ+バルクバイアス領域１１８がＮ+ソー
ス領域１１４の下部に形成されるため、バルクバイアス
を形成するために別途に領域を設ける必要がない。
ィー領域１１２内にはバルクバイアスのためのＰ+バル
クバイアス領域１１８が形成されている。これにより、
本発明では前記Ｐ+バルクバイアス領域１１８がＮ+ソー
ス領域１１４の下部に形成されるため、バルクバイアス
を形成するために別途に領域を設ける必要がない。
【００２１】さらに、前記ゲート電極１１０を含むＮ-
エピタキシャル層１０４の上部にはコンタクトホールを
有する絶縁層１２０が形成されている。前記絶縁層１２
０のコンタクトホールの上部にはＤＭＯＳトランジスタ
のゲート電極１１０、Ｎ+ソース領域１１４、ドレイン
領域１１６及びＰ+バルクバイアス領域１１８に各々接
続される金属層１２２が形成されている。前記金属層１
２２の長さＬは、図９に示した従来の金属層３２の長さ
Ｌ1よりも短くなるため、当該金属層１２２の図中奥行
きの長さを示すチップの幅Ｗを当該長さＬで除算したト
ランジスタの形状Ｗ／Ｌが大きくなる。前記トランジス
タの形状Ｗ／Ｌが大きくなるとトランジスタの形状Ｗ／
Ｌと反比例の関係にあるオン抵抗が減少する。
エピタキシャル層１０４の上部にはコンタクトホールを
有する絶縁層１２０が形成されている。前記絶縁層１２
０のコンタクトホールの上部にはＤＭＯＳトランジスタ
のゲート電極１１０、Ｎ+ソース領域１１４、ドレイン
領域１１６及びＰ+バルクバイアス領域１１８に各々接
続される金属層１２２が形成されている。前記金属層１
２２の長さＬは、図９に示した従来の金属層３２の長さ
Ｌ1よりも短くなるため、当該金属層１２２の図中奥行
きの長さを示すチップの幅Ｗを当該長さＬで除算したト
ランジスタの形状Ｗ／Ｌが大きくなる。前記トランジス
タの形状Ｗ／Ｌが大きくなるとトランジスタの形状Ｗ／
Ｌと反比例の関係にあるオン抵抗が減少する。
【００２２】図２乃至図８は、図１に示した本発明のＤ
ＭＯＳトランジスタの製造方法を説明するための断面図
である。
ＭＯＳトランジスタの製造方法を説明するための断面図
である。
【００２３】図２は、Ｎ-エピタキシャル層１０４を形
成する段階を示す。まず、Ｐ型半導体基板を用意した
後、ドレインコンタクトからトランジスタのアクティブ
領域まで低抵抗経路を提供してドレイン抵抗を低減させ
るために、前記Ｐ型半導体基板１００の上部にＮ+埋没
層１０２を形成する。好ましくは、前記Ｎ+埋没層１０
２は拡散又はイオン注入工程により形成される。
成する段階を示す。まず、Ｐ型半導体基板を用意した
後、ドレインコンタクトからトランジスタのアクティブ
領域まで低抵抗経路を提供してドレイン抵抗を低減させ
るために、前記Ｐ型半導体基板１００の上部にＮ+埋没
層１０２を形成する。好ましくは、前記Ｎ+埋没層１０
２は拡散又はイオン注入工程により形成される。
【００２４】次に、前記Ｎ+埋没層１０２を含むＰ型半
導体基板１００の上部にエピタキシャル成長方法を通じ
てＮ-エピタキシャル層１０４を形成する。
導体基板１００の上部にエピタキシャル成長方法を通じ
てＮ-エピタキシャル層１０４を形成する。
【００２５】図３はＮ+シンク領域１０６を形成する段
階を示す。前記のようにＮ-エピタキシャル層１０４を
形成した後、ドレイン抵抗を低減するために高濃度のＮ
型不純物をドレイン領域１１６の下部から前記Ｎ+埋没
層１０２まで拡散させてＮ+シンク領域１０６を形成す
る。ここで、ＶＤＭＯＳトランジスタの場合は前記Ｎ+
シンク領域１１６を形成するが、ＬＤＭＯＳトランジス
タの場合は前記Ｎ+シンク領域１１６を形成しない。
階を示す。前記のようにＮ-エピタキシャル層１０４を
形成した後、ドレイン抵抗を低減するために高濃度のＮ
型不純物をドレイン領域１１６の下部から前記Ｎ+埋没
層１０２まで拡散させてＮ+シンク領域１０６を形成す
る。ここで、ＶＤＭＯＳトランジスタの場合は前記Ｎ+
シンク領域１１６を形成するが、ＬＤＭＯＳトランジス
タの場合は前記Ｎ+シンク領域１１６を形成しない。
【００２６】次に、通常の素子分離工程、例えば、微細
素子分離技術のバースビークが零に近く改良されたシリ
コン部分酸化(local oxidation of silicon：以下、Ｌ
ＯＣＯＳという。)工程を通じて前記Ｎ-エピタキシャル
層１０４の上部に素子分離層１０７を形成することによ
りトランジスタに形成されるアクティブ領域を限定す
る。
素子分離技術のバースビークが零に近く改良されたシリ
コン部分酸化(local oxidation of silicon：以下、Ｌ
ＯＣＯＳという。)工程を通じて前記Ｎ-エピタキシャル
層１０４の上部に素子分離層１０７を形成することによ
りトランジスタに形成されるアクティブ領域を限定す
る。
【００２７】図４はＰ-ボディー領域１１２を形成する
段階を示す。前述したようにアクティブ領域を限定した
後、熱酸化工程を通じて前記アクティブ領域の上部にゲ
ート酸化膜１０８を形成する。次に、前記ゲート酸化膜
１０８の上部に導電物質、例えば不純物のドーピングさ
れたポリシリコン膜を蒸着し、これを写真食刻工程でパ
ターニングすることによりゲート電極１１０を形成す
る。
段階を示す。前述したようにアクティブ領域を限定した
後、熱酸化工程を通じて前記アクティブ領域の上部にゲ
ート酸化膜１０８を形成する。次に、前記ゲート酸化膜
１０８の上部に導電物質、例えば不純物のドーピングさ
れたポリシリコン膜を蒸着し、これを写真食刻工程でパ
ターニングすることによりゲート電極１１０を形成す
る。
【００２８】更に、写真工程を通じてＰ-ボディー領域
１１２の形成される部位をオープンさせるようフォトレ
ジストパターン１１１を形成した後、前記フォトレジス
トパターン１１１をイオン注入マスクとし、Ｐ型不純物
をイオン注入する。イオン注入後、前記フォトレジスト
パターン１１１を取り除いた後に、所定の熱処理工程を
通じて前記イオン注入されたＰ型不純物を拡散させるこ
とによりＰ-ボディー領域１１２を形成する。
１１２の形成される部位をオープンさせるようフォトレ
ジストパターン１１１を形成した後、前記フォトレジス
トパターン１１１をイオン注入マスクとし、Ｐ型不純物
をイオン注入する。イオン注入後、前記フォトレジスト
パターン１１１を取り除いた後に、所定の熱処理工程を
通じて前記イオン注入されたＰ型不純物を拡散させるこ
とによりＰ-ボディー領域１１２を形成する。
【００２９】図５はＮ+ソース領域１１４及びドレイン
領域１１６を形成する段階を示す。前述したようにＰ-
ボディー領域１１２を形成した後、結果物(Ｐ-ボディー
領域１１２、Ｎ+シンク領域１０６)の表面にＮ型不純物
をイオン注入する。この結果、前記ゲート電極１１０の
形成された位置に合わせて形成される自己整合法により
Ｎ+ソース領域１１４と前記ゲート電極１１０の形成さ
れた位置に合わされずに形成される非自己整合法により
Ｎ+ドレイン領域１１６が同時に形成される。ここで、
Ｎ+ソース領域１１４及びドレイン領域１１６の形成に
おいて、通常のＤＭＯＳ構造では、ソース領域のＮ+、Ｐ
+がメタルと同時にコンタクトすることになる。これに
対して、本発明では、Ｎ+ソース領域及びドレイン領域
を形成する段階においてフォトマスクを用いなくても、
Ｐ+イオン注入領域を他の方法で形成するので、第１導
電型のイオン注入時に別のマスクを用いなくても全面に
イオン注入が可能になる。
領域１１６を形成する段階を示す。前述したようにＰ-
ボディー領域１１２を形成した後、結果物(Ｐ-ボディー
領域１１２、Ｎ+シンク領域１０６)の表面にＮ型不純物
をイオン注入する。この結果、前記ゲート電極１１０の
形成された位置に合わせて形成される自己整合法により
Ｎ+ソース領域１１４と前記ゲート電極１１０の形成さ
れた位置に合わされずに形成される非自己整合法により
Ｎ+ドレイン領域１１６が同時に形成される。ここで、
Ｎ+ソース領域１１４及びドレイン領域１１６の形成に
おいて、通常のＤＭＯＳ構造では、ソース領域のＮ+、Ｐ
+がメタルと同時にコンタクトすることになる。これに
対して、本発明では、Ｎ+ソース領域及びドレイン領域
を形成する段階においてフォトマスクを用いなくても、
Ｐ+イオン注入領域を他の方法で形成するので、第１導
電型のイオン注入時に別のマスクを用いなくても全面に
イオン注入が可能になる。
【００３０】図６はＰ+バルクバイアス領域１１８を形
成する段階を示す。前記のようにＮ+ソース領域１１４
及びドレイン領域１１６を形成した後、写真工程を通じ
て前記Ｎ+ソース領域１１４の幅より狭い幅の部位をオ
ープンするよう、フォトレジストパターン１１７を形成
する。次に、前記フォトレジストパターン１１７をイオ
ン注入マスクとし、Ｐ型不純物を前記Ｎ+ソース領域１
１４の下部にイオン注入されるよう高エネルギーでイオ
ン注入する。この結果、前記Ｎ+ソース領域１１４の下
部にＰ+バルクバイアス領域１１８が形成される。な
お、前記高エネルギーは通常のイオン注入で使用される
エネルギーで、Ｎ+ソース領域を貫通できる程度のエネ
ルギーである。
成する段階を示す。前記のようにＮ+ソース領域１１４
及びドレイン領域１１６を形成した後、写真工程を通じ
て前記Ｎ+ソース領域１１４の幅より狭い幅の部位をオ
ープンするよう、フォトレジストパターン１１７を形成
する。次に、前記フォトレジストパターン１１７をイオ
ン注入マスクとし、Ｐ型不純物を前記Ｎ+ソース領域１
１４の下部にイオン注入されるよう高エネルギーでイオ
ン注入する。この結果、前記Ｎ+ソース領域１１４の下
部にＰ+バルクバイアス領域１１８が形成される。な
お、前記高エネルギーは通常のイオン注入で使用される
エネルギーで、Ｎ+ソース領域を貫通できる程度のエネ
ルギーである。
【００３１】図７は絶縁層１２０を形成する段階を示
す。前記のようにＰ+バルクバイアス領域１１８を形成
した後、フォトレジストパターン１１７を取り除く。次
に、前記結果物(ゲート電極１１０、Ｐ+バルクバイアス
領域１１８等)の上部に例えば、低温酸化膜(low temper
ature oxide：以下、ＬＴＯという。)を蒸着することに
よって絶縁膜１２０が形成される。更に、ソース及びボ
ディーコンタクトを形成するために、前記絶縁層１２０
は写真食刻工程を通じて前記Ｎ+ソース領域１１４の幅
より狭い幅の部位が食刻された後、露出されたＮ-エピ
タキシャル層１０４をＰ-ボディー領域１１２まで食刻
することにより、Ｎ+ソース領域１１４及びＰ-ボディー
領域１１２を露出させる第１コンタクトホール１２１を
形成する。
す。前記のようにＰ+バルクバイアス領域１１８を形成
した後、フォトレジストパターン１１７を取り除く。次
に、前記結果物(ゲート電極１１０、Ｐ+バルクバイアス
領域１１８等)の上部に例えば、低温酸化膜(low temper
ature oxide：以下、ＬＴＯという。)を蒸着することに
よって絶縁膜１２０が形成される。更に、ソース及びボ
ディーコンタクトを形成するために、前記絶縁層１２０
は写真食刻工程を通じて前記Ｎ+ソース領域１１４の幅
より狭い幅の部位が食刻された後、露出されたＮ-エピ
タキシャル層１０４をＰ-ボディー領域１１２まで食刻
することにより、Ｎ+ソース領域１１４及びＰ-ボディー
領域１１２を露出させる第１コンタクトホール１２１を
形成する。
【００３２】図８は金属層１２２を形成する段階を示
す。前記のように第１コンタクトホール１２１を形成し
た後、写真食刻工程で前記Ｎ+ドレイン領域１１６及び
ゲート電極１１０の上部の絶縁層１２０を食刻すること
により、Ｎ+ドレイン領域１１６を露出させる第２コン
タクトホール及びゲート電極１１０を露出させる第３コ
ンタクトホールを形成する。
す。前記のように第１コンタクトホール１２１を形成し
た後、写真食刻工程で前記Ｎ+ドレイン領域１１６及び
ゲート電極１１０の上部の絶縁層１２０を食刻すること
により、Ｎ+ドレイン領域１１６を露出させる第２コン
タクトホール及びゲート電極１１０を露出させる第３コ
ンタクトホールを形成する。
【００３３】前記第３コンタクトホールを形成後、前記
結果物(Ｎ+ドレイン領域１１６、ゲート電極１１０およ
びＰ+バルクバイアス領域１１８)の上部に金属物質を蒸
着し、これを写真食刻工程でパターニングする。これに
より、第１コンタクトホール１２１を通じてＮ+ソース
領域１１４及びＰ-ボディー領域１２０に接続され、第
２コンタクトホールを通じてＮ+ドレイン領域１１６に
接続され、第３コンタクトホールを通じてゲート電極１
１０に接続される金属層１２２を形成する。この結果、
ＤＭＯＳトランジスタが完成される。
結果物(Ｎ+ドレイン領域１１６、ゲート電極１１０およ
びＰ+バルクバイアス領域１１８)の上部に金属物質を蒸
着し、これを写真食刻工程でパターニングする。これに
より、第１コンタクトホール１２１を通じてＮ+ソース
領域１１４及びＰ-ボディー領域１２０に接続され、第
２コンタクトホールを通じてＮ+ドレイン領域１１６に
接続され、第３コンタクトホールを通じてゲート電極１
１０に接続される金属層１２２を形成する。この結果、
ＤＭＯＳトランジスタが完成される。
【００３４】以上のように、本発明の思想による好適な
一実施の形態にあげて説明してきたが、本発明の技術的
な思想を外れない範囲内では、多様な変化及び変形が実
施可能で有るということは、通常の知識を有する者なら
ば自明に分かるであろう。
一実施の形態にあげて説明してきたが、本発明の技術的
な思想を外れない範囲内では、多様な変化及び変形が実
施可能で有るということは、通常の知識を有する者なら
ば自明に分かるであろう。
【００３５】
【発明の効果】以上説明したように、本発明によるＤＭ
ＯＳトランジスタによれば、第１導電型のソース領域の
下部に第２導電型のバルクバイアス領域を形成するの
で、バルクバイアスのための別途の領域が要求されない
ため、チップサイズが縮められる。また、金属層の長さ
Ｌも短くなり、チップの幅Ｗを当該長さＬにより除算し
たトランジスタの形状Ｗ／Ｌが大きくなるため、トラン
ジスタの形状Ｗ／Ｌにより変化するオン抵抗を減少でき
る。
ＯＳトランジスタによれば、第１導電型のソース領域の
下部に第２導電型のバルクバイアス領域を形成するの
で、バルクバイアスのための別途の領域が要求されない
ため、チップサイズが縮められる。また、金属層の長さ
Ｌも短くなり、チップの幅Ｗを当該長さＬにより除算し
たトランジスタの形状Ｗ／Ｌが大きくなるため、トラン
ジスタの形状Ｗ／Ｌにより変化するオン抵抗を減少でき
る。
【図１】本発明によるＤＭＯＳトランジスタの断面図で
ある。
ある。
【図２】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】図１に示したＤＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図９】従来の方法によるＤＭＯＳトランジスタの断面
図である。
図である。
１００ Ｐ型半導体基板 １０２ Ｎ+埋没層 １０４ Ｎ-エピタキシャル層 １０６ Ｎ+シンク領域 １０８ ゲート酸化膜 １１０ ゲート電極 １１２ Ｐ-ボディー領域 １１４ Ｎ+ソース領域 １１６ Ｎ+ドレイン領域 １１８ Ｐ+バルクバイアス領域 １２０ 絶縁層 １２２ 金属層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、請求項１記載の第１の発明のＤＭＯＳトラン
ジスタにおいて、半導体基板と、前記半導体基板の上部
に形成された第１導電型の埋没層と、前記第１導電型の
埋没層を含む前記半導体基板の上部に形成された第１導
電型のエピタキシャル層と、前記第１導電型のエピタキ
シャル層の上部にゲート酸化膜を介在して形成されたゲ
ート電極と、前記ゲート電極の形成された位置に合わせ
て前記第１導電型のエピタキシャル層の表面に形成され
た第１導電型のソース領域と、前記ゲート電極の形成さ
れた位置に合わせずに前記第１導電型のエピタキシャル
層の表面に形成された第１導電型のドレイン領域と、前
記第１導電型のソース領域の側面および下部に隣接して
前記第１導電型のエピタキシャル層の表面に形成された
第２導電型のボディー領域と、前記第１導電型のソース
領域の下部の前記第２導電型のソース領域内に形成され
た第２導電型のバルクバイアス領域とを具備することを
要旨とする。従って、チップサイズを縮めてオン抵抗を
減少させる。
るために、請求項１記載の第１の発明のＤＭＯＳトラン
ジスタにおいて、半導体基板と、前記半導体基板の上部
に形成された第１導電型の埋没層と、前記第１導電型の
埋没層を含む前記半導体基板の上部に形成された第１導
電型のエピタキシャル層と、前記第１導電型のエピタキ
シャル層の上部にゲート酸化膜を介在して形成されたゲ
ート電極と、前記ゲート電極の形成された位置に合わせ
て前記第１導電型のエピタキシャル層の表面に形成され
た第１導電型のソース領域と、前記ゲート電極の形成さ
れた位置に合わせずに前記第１導電型のエピタキシャル
層の表面に形成された第１導電型のドレイン領域と、前
記第１導電型のソース領域の側面および下部に隣接して
前記第１導電型のエピタキシャル層の表面に形成された
第２導電型のボディー領域と、前記第１導電型のソース
領域の下部の前記第２導電型のソース領域内に形成され
た第２導電型のバルクバイアス領域とを具備することを
要旨とする。従って、チップサイズを縮めてオン抵抗を
減少させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】請求項３記載の第３の発明は、前記ゲート
電極を含む第１導電型のエピタキシャル層の上部に形成
される絶縁層と、前記絶縁層の上部に形成され、前記ゲ
ート電極、第１導電型のソース領域、ドレイン領域及び
前記第２導電型のバルクバイアス領域にそれぞれ接続さ
れる金属層とをさらに具備しても良い。
電極を含む第１導電型のエピタキシャル層の上部に形成
される絶縁層と、前記絶縁層の上部に形成され、前記ゲ
ート電極、第１導電型のソース領域、ドレイン領域及び
前記第２導電型のバルクバイアス領域にそれぞれ接続さ
れる金属層とをさらに具備しても良い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】前記他の目的を達成するために、請求項４
記載の第４の発明は、半導体基板の上部に第１導電型の
埋没層及び第１導電型のエピタキシャル層を順次に形成
する段階と、前記第１導電型のエピタキシャル層の上部
にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の
上部にゲート電極を形成する段階と、フォトマスクを用
いて前記第２導電型の不純物をイオン注入することによ
り、前記第１導電型のエピタキシャル層の表面に第２導
電型のボディー領域を形成する段階と、前記結果物の表
面に第１導電型の不純物をイオン注入することにより、
前記第１導電型のエピタキシャル層の表面に第１導電型
のソース領域を形成する段階と、前記結果物の表面に第
１導電型の不純物をイオン注入することにより、前記第
１導電型のエピタキシャル層の表面に第１導電型のドレ
イン領域を形成する段階と、フォトマスクを用いて前記
第１導電型のソース領域の幅より狭い幅の部位に第２導
電型の不純物をイオン注入することにより、前記第１導
電型のソース領域の下部に第２導電型のバルクバイアス
領域を形成する段階とを具備することを要旨とする。従
って、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯ
Ｓトランジスタの製造方法を提供できる。
記載の第４の発明は、半導体基板の上部に第１導電型の
埋没層及び第１導電型のエピタキシャル層を順次に形成
する段階と、前記第１導電型のエピタキシャル層の上部
にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の
上部にゲート電極を形成する段階と、フォトマスクを用
いて前記第２導電型の不純物をイオン注入することによ
り、前記第１導電型のエピタキシャル層の表面に第２導
電型のボディー領域を形成する段階と、前記結果物の表
面に第１導電型の不純物をイオン注入することにより、
前記第１導電型のエピタキシャル層の表面に第１導電型
のソース領域を形成する段階と、前記結果物の表面に第
１導電型の不純物をイオン注入することにより、前記第
１導電型のエピタキシャル層の表面に第１導電型のドレ
イン領域を形成する段階と、フォトマスクを用いて前記
第１導電型のソース領域の幅より狭い幅の部位に第２導
電型の不純物をイオン注入することにより、前記第１導
電型のソース領域の下部に第２導電型のバルクバイアス
領域を形成する段階とを具備することを要旨とする。従
って、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯ
Ｓトランジスタの製造方法を提供できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】請求項５記載の第５の発明は、前記第１導
電型の埋没層及び第１導電型のエピタキシャル層を順次
に形成する段階の後に、ドレイン抵抗を低減するために
前記第１導電型のドレイン領域に第１導電型の不純物を
イオン注入することにより、第１導電型のシンク領域を
形成し、前記第１導電型の埋没層までイオン注入された
不純物を拡散する段階をさらに具備することを要旨とす
る。請求項６記載の第６の発明は、前記第１導電型のソ
ース領域及びドレイン領域を形成する段階において、フ
ォトマスクを用いないことを要旨とする。請求項７記載
の第７の発明は、前記第２導電型のバルクバイアス領域
を形成する段階の後に、前記結果物の表面の上部に絶縁
層を形成する段階と、前記第１導電型のソース領域の幅
より狭い幅の部位の前記絶縁層を食刻した後、露出され
た第１導電型のドレイン領域及びゲート電極の上部のエ
ピタキシャル層を食刻する段階と、前記第１導電型のド
レイン領域及びゲート電極の上部に前記絶縁層を食刻す
る段階と、前記結果物の表面の上部に金属層を形成する
段階とをさらに具備することが好ましい。
電型の埋没層及び第１導電型のエピタキシャル層を順次
に形成する段階の後に、ドレイン抵抗を低減するために
前記第１導電型のドレイン領域に第１導電型の不純物を
イオン注入することにより、第１導電型のシンク領域を
形成し、前記第１導電型の埋没層までイオン注入された
不純物を拡散する段階をさらに具備することを要旨とす
る。請求項６記載の第６の発明は、前記第１導電型のソ
ース領域及びドレイン領域を形成する段階において、フ
ォトマスクを用いないことを要旨とする。請求項７記載
の第７の発明は、前記第２導電型のバルクバイアス領域
を形成する段階の後に、前記結果物の表面の上部に絶縁
層を形成する段階と、前記第１導電型のソース領域の幅
より狭い幅の部位の前記絶縁層を食刻した後、露出され
た第１導電型のドレイン領域及びゲート電極の上部のエ
ピタキシャル層を食刻する段階と、前記第１導電型のド
レイン領域及びゲート電極の上部に前記絶縁層を食刻す
る段階と、前記結果物の表面の上部に金属層を形成する
段階とをさらに具備することが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】請求項８記載の第８の発明は、第１導電型
のエピタキシャル層と、前記第１導電型のエピタキシャ
ル層の上部に形成されたゲート電極と、前記第１導電型
のエピタキシャル層の表面に形成された第１導電型のソ
ース領域と、前記第１導電型のエピタキシャル層の表面
に形成された第１導電型のドレイン領域と、前記第１導
電型のソース領域を取り囲むように前記第１導電型のエ
ピタキシャル層の表面に形成された第２導電型のボディ
ー領域と、前記第１導電型のソース領域の下部に形成さ
れた第２導電型のバルクバイアス領域とを具備すること
を要旨とする。従って、チップサイズを縮めてオン抵抗
を減少させる。
のエピタキシャル層と、前記第１導電型のエピタキシャ
ル層の上部に形成されたゲート電極と、前記第１導電型
のエピタキシャル層の表面に形成された第１導電型のソ
ース領域と、前記第１導電型のエピタキシャル層の表面
に形成された第１導電型のドレイン領域と、前記第１導
電型のソース領域を取り囲むように前記第１導電型のエ
ピタキシャル層の表面に形成された第２導電型のボディ
ー領域と、前記第１導電型のソース領域の下部に形成さ
れた第２導電型のバルクバイアス領域とを具備すること
を要旨とする。従って、チップサイズを縮めてオン抵抗
を減少させる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】前記ドレイン抵抗を低減するために前記第
１導電型のドレイン領域の下部から前記第１導電型の埋
没層まで形成された第１導電型のシンク領域をさらに具
備してもよい。前記第１導電型のエピタキシャル層の上
部に形成されて、前記ゲート電極、ソース領域、ドレイ
ン領域及びバルクバイアス領域にそれぞれ接続される金
属層をさらに具備してもよい。前記ソース領域は、前記
ゲート電極の形成された位置に合わせていることを要旨
とする。前記ドレイン領域は、前記ゲート電極の形成さ
れた位置に合わせていないことを要旨とする。前記金属
層は、前記第２導電型のバルクバイアス領域、前記第２
導電型のボディー領域及び前記第１導電型のソース領域
に共通に接続することを要旨とする。
１導電型のドレイン領域の下部から前記第１導電型の埋
没層まで形成された第１導電型のシンク領域をさらに具
備してもよい。前記第１導電型のエピタキシャル層の上
部に形成されて、前記ゲート電極、ソース領域、ドレイ
ン領域及びバルクバイアス領域にそれぞれ接続される金
属層をさらに具備してもよい。前記ソース領域は、前記
ゲート電極の形成された位置に合わせていることを要旨
とする。前記ドレイン領域は、前記ゲート電極の形成さ
れた位置に合わせていないことを要旨とする。前記金属
層は、前記第２導電型のバルクバイアス領域、前記第２
導電型のボディー領域及び前記第１導電型のソース領域
に共通に接続することを要旨とする。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (7)
- 【請求項１】 半導体基板の上部に形成された第１導電
型の埋没層と、 前記第１導電型の埋没層を含む前記半導体基板の上部に
形成された第１導電型のエピタキシャル層と、 前記第１導電型のエピタキシャル層の上部にゲート酸化
膜を介在して形成されたゲート電極と、 前記ゲート電極の形成された位置に合わせて前記第１導
電型のエピタキシャル層の表面に形成された第１導電型
のソース領域と、 前記ゲート電極の形成された位置に合わせずに前記第１
導電型のエピタキシャル層の表面に形成された第１導電
型のドレイン領域と、 前記第１導電型のソース領域の側面および下部に隣接し
て前記第１導電型のエピタキシャル層の表面に形成され
た第２導電型のボディー領域と、 前記第１導電型のソース領域の下部の前記第２導電型の
ボディー領域内に形成された第２導電型のバルクバイア
ス領域と、 を具備することを特徴とする二重拡散形ＭＯＳトランジ
スタ。 - 【請求項２】 前記ドレイン抵抗を低減するために前記
第１導電型のドレイン領域の下部から前記第１導電型の
埋没層まで形成された第１導電型のシンク領域をさらに
具備することを特徴とする請求項１に記載の二重拡散形
ＭＯＳトランジスタ。 - 【請求項３】 前記ゲート電極を含む第１導電型のエピ
タキシャル層の上部に形成される絶縁層と、 前記絶縁層内部から上部に貫通して形成され、前記ゲー
ト電極、第１導電型のソース領域、ドレイン領域及び前
記第２導電型のバルクバイアス領域に各々接続される金
属層と、 をさらに具備することを特徴とする請求項１に記載の二
重拡散形ＭＯＳトランジスタ。 - 【請求項４】 半導体基板の上部に第１導電型の埋没層
及び第１導電型のエピタキシャル層を順次に形成する段
階と、 前記第１導電型のエピタキシャル層の上部にゲート酸化
膜を介在してゲート電極を形成する段階と、 フォトマスクを用いて前記第１導電型のエピタキシャル
層の表面に第２導電型の不純物をイオン注入することに
より、第２導電型のボディー領域を形成する段階と、 前記結果物の上部に第１導電型の不純物をイオン注入す
ることにより、前記第１導電型のエピタキシャル層の表
面に第１導電型のソース領域及びドレイン領域を形成す
る段階と、 前記第１導電型のソース領域の幅より狭い幅の部位にフ
ォトマスクを用いて第２導電型の不純物をイオン注入し
て前記第１導電型のソース領域の下部で、かつ、前記第
２導電型のボディー領域内に第２導電型のバルクバイア
ス領域を形成する段階と、 を具備することを特徴とする二重拡散形ＭＯＳトランジ
スタの製造方法。 - 【請求項５】 前記第１導電型の埋没層及び第１導電型
のエピタキシャル層を順次に形成する段階の後に、ドレ
イン抵抗を低減するために前記第１導電型のドレイン領
域に第１導電型の不純物をイオン注入して前記第１導電
型の埋没層まで拡散される第１導電型のシンク領域を形
成する段階をさらに具備することを特徴とする請求項４
に記載の二重拡散形ＭＯＳトランジスタの製造方法。 - 【請求項６】 前記第１導電型のソース領域及びドレイ
ン領域を形成する段階において、フォトマスクを用いな
いことを特徴とする請求項４に記載の二重拡散形ＭＯＳ
トランジスタの製造方法。 - 【請求項７】 前記第２導電型のバルクバイアス領域を
形成する段階の後に、前記結果物の上部に絶縁層を形成
する段階と、 前記第１導電型のソース領域の幅より狭い幅の部位の前
記絶縁層を食刻した後、露出された第１導電型のエピタ
キシャル層を前記第２導電型のボディー領域まで食刻す
る段階と、 前記第１導電型のドレイン領域及びゲート電極の上部の
前記絶縁層を食刻する段階と、 前記結果物の上部に金属層を形成する段階と、 をさらに具備することを特徴とする請求項４に記載の二
重拡散形ＭＯＳトランジスタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100267395B1 (ja) |
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- 1997-12-19 KR KR1019970070439A patent/KR100267395B1/ko not_active IP Right Cessation
-
1998
- 1998-05-05 TW TW087106901A patent/TW387105B/zh not_active IP Right Cessation
- 1998-05-18 JP JP13477098A patent/JP3655467B2/ja not_active Expired - Fee Related
- 1998-12-18 US US09/215,372 patent/US6194760B1/en not_active Expired - Lifetime
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