JPH07263693A - Ｆｅｔの製造方法及び集積構造 - Google Patents
Ｆｅｔの製造方法及び集積構造Info
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- JPH07263693A JPH07263693A JP7037362A JP3736295A JPH07263693A JP H07263693 A JPH07263693 A JP H07263693A JP 7037362 A JP7037362 A JP 7037362A JP 3736295 A JP3736295 A JP 3736295A JP H07263693 A JPH07263693 A JP H07263693A
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Abstract
(57)【要約】
【目的】 高電圧に対する降伏電圧特性を維持しつつ集
積性を向上させたＦＥＴの製造方法を提供する。 【構成】 素子間絶縁膜１２と、素子間絶縁膜１２下に
形成される（ｐ＋）チャネルストップ層と、により素子
間分離されて集積されるＦＥＴの製造方法において、チ
ャネルストップ層形成用のイオン注入時に、アクティブ
領域１０よりチャネル幅方向にはＯだけ広く且つチャネ
ル長方向にはＳだけ狭いマスクパターン３８を用い、素
子間絶縁膜形成後のドレイン・ソース領域形成用のイオ
ン注入時に、アクティブ領域１０よりチャネル長方向に
はＳ′だけ狭く且つチャネル幅方向にはＯ′だけ広いマ
スクパターン３８′を用いる。ゲート電極１６近辺では
アクティブ領域１０とチャネルストップ層との離隔させ
て降伏電圧特性を保ったうえで、チャネル長方向の素子
間絶縁膜１２をチャネルストップ層と同サイズとするこ
とが可能となり、素子間分離距離を縮めることができ
る。
積性を向上させたＦＥＴの製造方法を提供する。 【構成】 素子間絶縁膜１２と、素子間絶縁膜１２下に
形成される（ｐ＋）チャネルストップ層と、により素子
間分離されて集積されるＦＥＴの製造方法において、チ
ャネルストップ層形成用のイオン注入時に、アクティブ
領域１０よりチャネル幅方向にはＯだけ広く且つチャネ
ル長方向にはＳだけ狭いマスクパターン３８を用い、素
子間絶縁膜形成後のドレイン・ソース領域形成用のイオ
ン注入時に、アクティブ領域１０よりチャネル長方向に
はＳ′だけ狭く且つチャネル幅方向にはＯ′だけ広いマ
スクパターン３８′を用いる。ゲート電極１６近辺では
アクティブ領域１０とチャネルストップ層との離隔させ
て降伏電圧特性を保ったうえで、チャネル長方向の素子
間絶縁膜１２をチャネルストップ層と同サイズとするこ
とが可能となり、素子間分離距離を縮めることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のひとつであ
るＦＥＴ（電界効果トランジスタ）に関し、その集積性
及び降伏電圧特性を改善する集積構造と製造方法に関す
るものである。
るＦＥＴ（電界効果トランジスタ）に関し、その集積性
及び降伏電圧特性を改善する集積構造と製造方法に関す
るものである。
【０００２】
【従来の技術】高電圧を使用する半導体メモリ装置、例
えば、外部から印加される電源電圧をメモリ装置内部で
昇圧して得た高電圧を使用するＥＥＰＲＯＭ等では、高
電圧条件で動作するＦＥＴ、一般的にはＭＩＳＦＥＴ
（絶縁ゲート電界効果トランジスタ）を必要とする。こ
の高電圧用ＭＩＳＦＥＴには十分な耐圧特性及び絶縁特
性が要求される。現在一般的な高電圧用ＭＩＳＦＥＴと
して代表的なＭＯＳＦＥＴの製造工程は、半導体基板に
ウェル（well）を形成する工程、形成したウェルにアク
ティブ領域（パターン）を決定したうえでフィールドイ
オン注入でチャネルストップ層を形成し、そして素子間
絶縁膜を形成して素子間分離を行う工程、しきい値電圧
を調整するためのイオン注入を行う工程、ゲート酸化膜
及びゲート電極を形成する工程、そしてドレイン・ソー
ス領域形成のためのイオン注入を行う工程を実施するも
のとされる。このような高電圧用ＭＯＳＦＥＴに関連し
た技術が、１９９２年に刊行されたIEEE 1992 CUSTOM I
NTEGRATED CIRCUITS CONFERENCE の9.5.1 〜9.5.4 に開
示されている。図７に、この技術に従い半導体基板に形
成された高電圧用ＭＯＳＦＥＴのレイアウト図、図８〜
図１２に、その製造工程を説明する工程図を示す。尚、
図８〜図１２中の左側は図７中のＡ−Ａ′線に沿う断面
（チャネル長断面）、右側は図７中のＢ−Ｂ′線に沿う
断面（チャネル幅断面）にそれぞれ相当する。
えば、外部から印加される電源電圧をメモリ装置内部で
昇圧して得た高電圧を使用するＥＥＰＲＯＭ等では、高
電圧条件で動作するＦＥＴ、一般的にはＭＩＳＦＥＴ
（絶縁ゲート電界効果トランジスタ）を必要とする。こ
の高電圧用ＭＩＳＦＥＴには十分な耐圧特性及び絶縁特
性が要求される。現在一般的な高電圧用ＭＩＳＦＥＴと
して代表的なＭＯＳＦＥＴの製造工程は、半導体基板に
ウェル（well）を形成する工程、形成したウェルにアク
ティブ領域（パターン）を決定したうえでフィールドイ
オン注入でチャネルストップ層を形成し、そして素子間
絶縁膜を形成して素子間分離を行う工程、しきい値電圧
を調整するためのイオン注入を行う工程、ゲート酸化膜
及びゲート電極を形成する工程、そしてドレイン・ソー
ス領域形成のためのイオン注入を行う工程を実施するも
のとされる。このような高電圧用ＭＯＳＦＥＴに関連し
た技術が、１９９２年に刊行されたIEEE 1992 CUSTOM I
NTEGRATED CIRCUITS CONFERENCE の9.5.1 〜9.5.4 に開
示されている。図７に、この技術に従い半導体基板に形
成された高電圧用ＭＯＳＦＥＴのレイアウト図、図８〜
図１２に、その製造工程を説明する工程図を示す。尚、
図８〜図１２中の左側は図７中のＡ−Ａ′線に沿う断面
（チャネル長断面）、右側は図７中のＢ−Ｂ′線に沿う
断面（チャネル幅断面）にそれぞれ相当する。
【０００３】図７に示すように、半導体基板に設けられ
たウェルにアクティブ領域１０が形成され、このアクテ
ィブ領域１０のチャネル領域に相当する中央部に、チャ
ネルと交差する方向へ伸長したゲート電極１６がゲート
酸化膜を介して形成されている。そして、アクティブ領
域１０を囲むようにして素子間絶縁膜としてフィールド
酸化膜１２が基板表面に形成され、このフィールド酸化
膜１２の下側に、フィールドイオン注入によるチャネル
ストップ層が形成されている。フィールドイオン注入は
図７に点線で示すフィールドイオン注入用マスクパター
ン１４を用いて実施され、実際のアクティブ領域１０よ
り広い範囲がイオン注入からマスキングされるため、ア
クティブ領域１０と接する部分のフィールド酸化膜１２
下側には、実質的にはチャネルストップ層が形成されな
い。
たウェルにアクティブ領域１０が形成され、このアクテ
ィブ領域１０のチャネル領域に相当する中央部に、チャ
ネルと交差する方向へ伸長したゲート電極１６がゲート
酸化膜を介して形成されている。そして、アクティブ領
域１０を囲むようにして素子間絶縁膜としてフィールド
酸化膜１２が基板表面に形成され、このフィールド酸化
膜１２の下側に、フィールドイオン注入によるチャネル
ストップ層が形成されている。フィールドイオン注入は
図７に点線で示すフィールドイオン注入用マスクパター
ン１４を用いて実施され、実際のアクティブ領域１０よ
り広い範囲がイオン注入からマスキングされるため、ア
クティブ領域１０と接する部分のフィールド酸化膜１２
下側には、実質的にはチャネルストップ層が形成されな
い。
【０００４】図８〜図１２に示す製造工程は、アクティ
ブ領域１０とフィールド酸化膜１２を形成する際の製造
工程である。
ブ領域１０とフィールド酸化膜１２を形成する際の製造
工程である。
【０００５】図８は、半導体基板に設けたｎ形ウェル１
８内のｐ形ウェル２０表面にパッド酸化膜２２を形成し
ておいて、その上側に窒化膜パターン２４を形成し、そ
してこの窒化膜パターン２４の上側に該パターン幅より
長さＯだけ広い幅の感光膜パターン２６を形成した後、
この感光膜パターン２６をマスクとしてｐ形不純物をイ
オン注入する工程を示している。尚、ｎ形ウェル１８が
ｎ形半導体基板でもよく（このときは勿論のことｎ形ウ
ェル１８は形成されない）、あるいはｐ形ウェル２０が
ｐ形半導体基板であってもよい。
８内のｐ形ウェル２０表面にパッド酸化膜２２を形成し
ておいて、その上側に窒化膜パターン２４を形成し、そ
してこの窒化膜パターン２４の上側に該パターン幅より
長さＯだけ広い幅の感光膜パターン２６を形成した後、
この感光膜パターン２６をマスクとしてｐ形不純物をイ
オン注入する工程を示している。尚、ｎ形ウェル１８が
ｎ形半導体基板でもよく（このときは勿論のことｎ形ウ
ェル１８は形成されない）、あるいはｐ形ウェル２０が
ｐ形半導体基板であってもよい。
【０００６】窒化膜パターン２４は、後のＬＯＣＯＳ工
程で局部酸化用マスクとして用いられるもので、その下
側がアクティブ領域１０になる。そして感光膜パターン
２６は、フィールド酸化膜１２の下側にチャネルストッ
プ層を形成するためのフィールドイオン注入用マスクパ
ターンとして使用される。すなわち、感光膜パターン２
６をマスクパターンとして注入されるｐ形不純物により
チャネルストップ層が形成される。このとき、この感光
膜パターン２６の幅が窒化膜パターン２４より長さＯ×
２（各断面について）だけ広いので、チャネルストップ
層用にイオン注入される範囲はフィールド酸化膜１２よ
り狭くなる。
程で局部酸化用マスクとして用いられるもので、その下
側がアクティブ領域１０になる。そして感光膜パターン
２６は、フィールド酸化膜１２の下側にチャネルストッ
プ層を形成するためのフィールドイオン注入用マスクパ
ターンとして使用される。すなわち、感光膜パターン２
６をマスクパターンとして注入されるｐ形不純物により
チャネルストップ層が形成される。このとき、この感光
膜パターン２６の幅が窒化膜パターン２４より長さＯ×
２（各断面について）だけ広いので、チャネルストップ
層用にイオン注入される範囲はフィールド酸化膜１２よ
り狭くなる。
【０００７】図９は図８に続く工程で、フィールドイオ
ン注入を完了した後に感光膜パターン２６を除去し、そ
して基板に対し熱酸化を行って、フィールド酸化膜１２
を形成すると共に注入した不純物に対し熱処理を実施
し、フィールド酸化膜１２の下側にｐ＋チャネルストッ
プ層２８を形成しておき、その後、窒化膜パターン２４
を除去して基板全域にしきい値電圧調節用ｐ−イオン注
入を実施する工程を示している。チャネルストップ層２
８は前述のようにして形成されるので、図示のように、
フィールド酸化膜１２による素子分離領域より狭くなっ
ている。
ン注入を完了した後に感光膜パターン２６を除去し、そ
して基板に対し熱酸化を行って、フィールド酸化膜１２
を形成すると共に注入した不純物に対し熱処理を実施
し、フィールド酸化膜１２の下側にｐ＋チャネルストッ
プ層２８を形成しておき、その後、窒化膜パターン２４
を除去して基板全域にしきい値電圧調節用ｐ−イオン注
入を実施する工程を示している。チャネルストップ層２
８は前述のようにして形成されるので、図示のように、
フィールド酸化膜１２による素子分離領域より狭くなっ
ている。
【０００８】図１０は図９に続く工程で、基板上にゲー
ト酸化膜２９、多結晶シリコン層３０、及びシリサイド
層３２（例えばタングステンシリサイド）を順次に積層
した後、感光膜パターン３４を利用して蝕刻することで
ゲート電極１６のパターン形成を行い、そして感光膜パ
ターン３４を残しておいてゲート電極１６及びフィール
ド酸化膜１２をマスクとしてｎ−イオン注入を実施し、
（低濃度）ｎ−ドレイン・ソース領域を形成する工程を
示している。
ト酸化膜２９、多結晶シリコン層３０、及びシリサイド
層３２（例えばタングステンシリサイド）を順次に積層
した後、感光膜パターン３４を利用して蝕刻することで
ゲート電極１６のパターン形成を行い、そして感光膜パ
ターン３４を残しておいてゲート電極１６及びフィール
ド酸化膜１２をマスクとしてｎ−イオン注入を実施し、
（低濃度）ｎ−ドレイン・ソース領域を形成する工程を
示している。
【０００９】図１１は図１０に続く工程で、感光膜パタ
ーン３４を除去した後に熱処理を行い、注入したｎ形不
純物を拡散させてｎ−ドレイン・ソース領域を形成し、
そしてゲート電極１６下側にイオン注入されているしき
い値電圧調節用のｐ形不純物を拡散させた後、基板上に
絶縁層を形成（蒸着）して異方性蝕刻でエッチバックを
かけることでゲート電極１６の側壁に絶縁膜スペーサ３
６を形成し、その後、ゲート電極１６、絶縁膜スペーサ
３６、及びフィールド酸化膜１２をマスクパターンとし
て（高濃度）ｎ＋ドレイン・ソース領域を形成するため
のｎ形不純物をイオン注入する工程を示している。
ーン３４を除去した後に熱処理を行い、注入したｎ形不
純物を拡散させてｎ−ドレイン・ソース領域を形成し、
そしてゲート電極１６下側にイオン注入されているしき
い値電圧調節用のｐ形不純物を拡散させた後、基板上に
絶縁層を形成（蒸着）して異方性蝕刻でエッチバックを
かけることでゲート電極１６の側壁に絶縁膜スペーサ３
６を形成し、その後、ゲート電極１６、絶縁膜スペーサ
３６、及びフィールド酸化膜１２をマスクパターンとし
て（高濃度）ｎ＋ドレイン・ソース領域を形成するため
のｎ形不純物をイオン注入する工程を示している。
【００１０】図１２は図１１に続く工程で、熱処理を行
って注入したｎ形不純物を拡散させ、ｎ＋ドレイン・ソ
ース領域を形成する工程を示している。これにより、ド
レイン・ソース領域が相対的に低濃度のｎ−層を有する
二重構造となったＬＤＤ構造のＭＯＳＦＥＴが形成され
る。
って注入したｎ形不純物を拡散させ、ｎ＋ドレイン・ソ
ース領域を形成する工程を示している。これにより、ド
レイン・ソース領域が相対的に低濃度のｎ−層を有する
二重構造となったＬＤＤ構造のＭＯＳＦＥＴが形成され
る。
【００１１】以上のような製造工程による高電圧用ＭＯ
ＳＦＥＴでは、フィールドイオン注入時にアクティブ領
域１０より広くマスキングするようになっているが、そ
の理由は、ゲート電極１６近辺のフィールド酸化膜１２
と接するドレイン・ソース領域界面（図７中の点線で丸
く囲った部分）の空乏層に対し、ゲート電極１６の高電
圧印加により強い電界が作用し、ゲート誘導降伏（gate
induced breakdown）が誘発されて降伏電圧が低くなる
可能性があるので、これを防止するために、ｎ＋ドレイ
ン・ソース領域とチャネルストップ層２８とを離隔させ
て相互作用を発生させないようにするためである。
ＳＦＥＴでは、フィールドイオン注入時にアクティブ領
域１０より広くマスキングするようになっているが、そ
の理由は、ゲート電極１６近辺のフィールド酸化膜１２
と接するドレイン・ソース領域界面（図７中の点線で丸
く囲った部分）の空乏層に対し、ゲート電極１６の高電
圧印加により強い電界が作用し、ゲート誘導降伏（gate
induced breakdown）が誘発されて降伏電圧が低くなる
可能性があるので、これを防止するために、ｎ＋ドレイ
ン・ソース領域とチャネルストップ層２８とを離隔させ
て相互作用を発生させないようにするためである。
【００１２】
【発明が解決しようとする課題】上記の理由から、ゲー
ト電極１６近辺におけるアクティブ領域１０とチャネル
ストップ層２８の間には長さＯの離隔距離が必要とされ
るが、チャネル長方向で隣接するＭＯＳＦＥＴ間につい
ては、長さＯを設定する必要はない。しかしながら、ｎ
＋ドレイン・ソース領域形成のイオン注入においてもフ
ィールド酸化膜１２をマスクパターンとして使用するた
め、この素子間におけるフィールド酸化膜１２はチャネ
ルストップ層２８より広くしておく必要があり、設計等
の容易性から長さＯが同様に設定される。したがって、
各ＭＯＳＦＥＴ間の分離距離ＬはどうしてもＬ＝Ｍ＋２
×Ｏほど必要となってくる。ところが、このまま集積度
を上げるとチャネルストップ層２８のサイズＭが縮まっ
てしまい素子間分離に影響する。６４メガあるいは２５
６メガ級のメモリ装置では、この分離距離が集積度に大
きく影響してきており、現在では改善が望まれている。
ト電極１６近辺におけるアクティブ領域１０とチャネル
ストップ層２８の間には長さＯの離隔距離が必要とされ
るが、チャネル長方向で隣接するＭＯＳＦＥＴ間につい
ては、長さＯを設定する必要はない。しかしながら、ｎ
＋ドレイン・ソース領域形成のイオン注入においてもフ
ィールド酸化膜１２をマスクパターンとして使用するた
め、この素子間におけるフィールド酸化膜１２はチャネ
ルストップ層２８より広くしておく必要があり、設計等
の容易性から長さＯが同様に設定される。したがって、
各ＭＯＳＦＥＴ間の分離距離ＬはどうしてもＬ＝Ｍ＋２
×Ｏほど必要となってくる。ところが、このまま集積度
を上げるとチャネルストップ層２８のサイズＭが縮まっ
てしまい素子間分離に影響する。６４メガあるいは２５
６メガ級のメモリ装置では、この分離距離が集積度に大
きく影響してきており、現在では改善が望まれている。
【００１３】また、ＭＯＳＦＥＴのパンチスルー改善や
しきい値電圧調整のためのしきい値電圧調整用イオン注
入をアクティブ領域１０全域に行うため、ゲート電極１
６近辺のフィールド酸化膜１２と接するドレイン・ソー
ス領域界面部分のｐ形ウェル２０でゲート誘導降伏が誘
発される可能性が残っており、この点についての強化策
も望まれている。
しきい値電圧調整のためのしきい値電圧調整用イオン注
入をアクティブ領域１０全域に行うため、ゲート電極１
６近辺のフィールド酸化膜１２と接するドレイン・ソー
ス領域界面部分のｐ形ウェル２０でゲート誘導降伏が誘
発される可能性が残っており、この点についての強化策
も望まれている。
【００１４】これらの改善点は、上記ＬＤＤ構造のＭＯ
ＳＦＥＴに限らず、高電圧用に用いられるその他のＦＥ
Ｔに共通の改善点である。
ＳＦＥＴに限らず、高電圧用に用いられるその他のＦＥ
Ｔに共通の改善点である。
【００１５】そこで本発明では、より素子間分離距離を
縮めることが可能で集積度向上に適したＦＥＴの集積構
造とその製造方法の提供を目的とする。また、しきい値
電圧調整用イオン注入による降伏電圧特性への影響を効
果的に防止できるようなＦＥＴ製造方法の提供を更なる
目的とする。
縮めることが可能で集積度向上に適したＦＥＴの集積構
造とその製造方法の提供を目的とする。また、しきい値
電圧調整用イオン注入による降伏電圧特性への影響を効
果的に防止できるようなＦＥＴ製造方法の提供を更なる
目的とする。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために本発明では、上記のような、第１導電形のドレ
イン・ソース領域が形成される第２導電形のアクティブ
領域を囲むように素子間絶縁膜を形成すると共にその素
子間絶縁膜下の第２導電形の不純物濃度を高めてチャネ
ルストップ層とすることで素子間分離して半導体基板に
集積するＦＥＴの集積構造について、チャネル幅方向に
平行して接する素子間絶縁膜とアクティブ領域との境界
面部の第２導電形不純物濃度を、チャネル長方向に平行
して接する素子間絶縁膜とアクティブ領域とのゲート電
極近辺における境界面部の第２導電形不純物濃度より高
濃度とすることを特徴とする。この構造によれば、境界
面部の第２導電形不純物濃度を高濃度とした方の素子間
絶縁膜のスペースを狭めることが可能となり、集積度を
上げることができる。一方、ゲート電極近辺におけるア
クティブ領域と素子間絶縁膜との境界面部の第２導電形
不純物濃度は従来同様低くしてあるので、降伏電圧特性
はそのまま維持できる。
るために本発明では、上記のような、第１導電形のドレ
イン・ソース領域が形成される第２導電形のアクティブ
領域を囲むように素子間絶縁膜を形成すると共にその素
子間絶縁膜下の第２導電形の不純物濃度を高めてチャネ
ルストップ層とすることで素子間分離して半導体基板に
集積するＦＥＴの集積構造について、チャネル幅方向に
平行して接する素子間絶縁膜とアクティブ領域との境界
面部の第２導電形不純物濃度を、チャネル長方向に平行
して接する素子間絶縁膜とアクティブ領域とのゲート電
極近辺における境界面部の第２導電形不純物濃度より高
濃度とすることを特徴とする。この構造によれば、境界
面部の第２導電形不純物濃度を高濃度とした方の素子間
絶縁膜のスペースを狭めることが可能となり、集積度を
上げることができる。一方、ゲート電極近辺におけるア
クティブ領域と素子間絶縁膜との境界面部の第２導電形
不純物濃度は従来同様低くしてあるので、降伏電圧特性
はそのまま維持できる。
【００１７】また、本発明によるＦＥＴの製造方法とし
ては、素子間絶縁膜と、ドレイン・ソース領域の形成さ
れるアクティブ領域からゲート電極近辺で離隔するよう
にして素子間絶縁膜下に形成されるチャネルストップ層
と、により素子間分離されて基板に集積されるようにな
ったＦＥＴの製造方法について、アクティブ領域を窒化
膜等で覆った後のチャネルストップ層形成用のイオン注
入時に、チャネル幅方向にはアクティブ領域より広く且
つチャネル長方向にはアクティブ領域と同じか又は狭い
フィールドイオン注入用マスクパターンを用い、それに
続く素子間絶縁膜形成後のドレイン・ソース領域形成用
のイオン注入時に、チャネル長方向にはアクティブ領域
より狭く且つチャネル幅方向にはアクティブ領域と同じ
か又は広いドレイン・ソースイオン注入用マスクパター
ンを用いる製造方法とすることを１つの特徴とする。こ
のような製造方法とすることで、ゲート電極近辺ではア
クティブ領域とチャネルストップ層との離隔距離を保ち
降伏電圧特性を保ったうえで、尚且つチャネル長方向の
素子間絶縁膜とチャネルストップ層を同じサイズとする
ことが可能となり、したがって、少なくとも前記従来例
で示した長さＭ（図７）まで素子間分離距離を縮めるこ
とができる。
ては、素子間絶縁膜と、ドレイン・ソース領域の形成さ
れるアクティブ領域からゲート電極近辺で離隔するよう
にして素子間絶縁膜下に形成されるチャネルストップ層
と、により素子間分離されて基板に集積されるようにな
ったＦＥＴの製造方法について、アクティブ領域を窒化
膜等で覆った後のチャネルストップ層形成用のイオン注
入時に、チャネル幅方向にはアクティブ領域より広く且
つチャネル長方向にはアクティブ領域と同じか又は狭い
フィールドイオン注入用マスクパターンを用い、それに
続く素子間絶縁膜形成後のドレイン・ソース領域形成用
のイオン注入時に、チャネル長方向にはアクティブ領域
より狭く且つチャネル幅方向にはアクティブ領域と同じ
か又は広いドレイン・ソースイオン注入用マスクパター
ンを用いる製造方法とすることを１つの特徴とする。こ
のような製造方法とすることで、ゲート電極近辺ではア
クティブ領域とチャネルストップ層との離隔距離を保ち
降伏電圧特性を保ったうえで、尚且つチャネル長方向の
素子間絶縁膜とチャネルストップ層を同じサイズとする
ことが可能となり、したがって、少なくとも前記従来例
で示した長さＭ（図７）まで素子間分離距離を縮めるこ
とができる。
【００１８】そして特に、この製造方法におけるフィー
ルドイオン注入用マスクパターンを、チャネル領域の中
央部において所定の間隔で分離された２分割形とすれ
ば、その分割部分からチャネル領域の中央部に隣接する
バルクへ注入される不純物によりその部位の不純物濃度
が調節され、耐パンチスルー特性をも向上させられる。
加えて、これら製造方法では、フィールドイオン注入用
マスクとドレイン・ソースイオン注入用マスクを共用と
し、ネガ形とポジ形の感光膜を各マスクパターンで使い
分けるようにしておくと、コスト的により好ましい。
ルドイオン注入用マスクパターンを、チャネル領域の中
央部において所定の間隔で分離された２分割形とすれ
ば、その分割部分からチャネル領域の中央部に隣接する
バルクへ注入される不純物によりその部位の不純物濃度
が調節され、耐パンチスルー特性をも向上させられる。
加えて、これら製造方法では、フィールドイオン注入用
マスクとドレイン・ソースイオン注入用マスクを共用と
し、ネガ形とポジ形の感光膜を各マスクパターンで使い
分けるようにしておくと、コスト的により好ましい。
【００１９】また、本発明では、素子間絶縁膜と、ドレ
イン・ソース領域の形成されるアクティブ領域からゲー
ト電極近辺で離隔するようにして素子間絶縁膜下に形成
されるチャネルストップ層と、により素子間分離されて
基板に集積されるようになったＦＥＴの製造方法につい
て、アクティブ領域を窒化膜等で覆った後のチャネルス
トップ層形成用のイオン注入時に、チャネル幅方向には
アクティブ領域より広く、そしてチャネル長方向のチャ
ネル領域側がドレイン領域より広く且つチャネル長方向
の素子間絶縁膜側がアクティブ領域と同じか又は狭くさ
れてドレイン領域をマスクするフィールドイオン注入用
マスクパターンを用い、それに続く素子間絶縁膜形成後
のドレイン・ソース領域形成用のイオン注入時に、チャ
ネル長方向にはアクティブ領域より狭く且つチャネル幅
方向にはアクティブ領域と同じか又は広いドレイン・ソ
ースイオン注入用マスクパターンを用いる製造方法とす
ることを更なる特徴とする。この製造方法によれば、上
記製造方法による利点に加えて更に、ＦＥＴのチャネル
長が短い場合や隣接ＦＥＴとの分離距離が短い場合に有
効である。
イン・ソース領域の形成されるアクティブ領域からゲー
ト電極近辺で離隔するようにして素子間絶縁膜下に形成
されるチャネルストップ層と、により素子間分離されて
基板に集積されるようになったＦＥＴの製造方法につい
て、アクティブ領域を窒化膜等で覆った後のチャネルス
トップ層形成用のイオン注入時に、チャネル幅方向には
アクティブ領域より広く、そしてチャネル長方向のチャ
ネル領域側がドレイン領域より広く且つチャネル長方向
の素子間絶縁膜側がアクティブ領域と同じか又は狭くさ
れてドレイン領域をマスクするフィールドイオン注入用
マスクパターンを用い、それに続く素子間絶縁膜形成後
のドレイン・ソース領域形成用のイオン注入時に、チャ
ネル長方向にはアクティブ領域より狭く且つチャネル幅
方向にはアクティブ領域と同じか又は広いドレイン・ソ
ースイオン注入用マスクパターンを用いる製造方法とす
ることを更なる特徴とする。この製造方法によれば、上
記製造方法による利点に加えて更に、ＦＥＴのチャネル
長が短い場合や隣接ＦＥＴとの分離距離が短い場合に有
効である。
【００２０】さらに、本発明は、素子間絶縁膜と、ドレ
イン・ソース領域の形成されるアクティブ領域からゲー
ト電極近辺で離隔するようにして素子間絶縁膜下に形成
されるチャネルストップ層と、により素子間分離されて
基板に集積されるようになったＦＥＴの製造方法につい
て、素子間絶縁膜形成後に行われるしきい値電圧調整用
のイオン注入時に、アクティブ領域より狭いしきい値電
圧調整用マスクパターンを用いる、あるいは、チャネル
長方向にはチャネル長より狭く且つチャネル幅方向には
アクティブ領域と同じか又は広くされてチャネル領域へ
イオン注入可能とするしきい値電圧調整用マスクパター
ンを用いる、あるいはまた、チャネル幅方向にはアクテ
ィブ領域より広く且つチャネル長方向のチャネル領域側
がドレイン領域より広くされて少なくともゲート電極近
辺のドレイン領域をマスクするしきい値電圧調整用マス
クパターンを用いる製造方法とすること特徴とする。こ
の製造方法によれば、ゲート電極近辺の素子間絶縁膜と
接するドレイン・ソース領域界面部分のウェルに対し余
計なイオン注入が行われないので、前述のような降伏電
圧特性を向上させることができる。このしきい値電圧調
整用マスクパターンと上記各本発明の製造方法を組み合
わせれば、互いの利点がプラスされるのでより好ましい
ことは勿論である。
イン・ソース領域の形成されるアクティブ領域からゲー
ト電極近辺で離隔するようにして素子間絶縁膜下に形成
されるチャネルストップ層と、により素子間分離されて
基板に集積されるようになったＦＥＴの製造方法につい
て、素子間絶縁膜形成後に行われるしきい値電圧調整用
のイオン注入時に、アクティブ領域より狭いしきい値電
圧調整用マスクパターンを用いる、あるいは、チャネル
長方向にはチャネル長より狭く且つチャネル幅方向には
アクティブ領域と同じか又は広くされてチャネル領域へ
イオン注入可能とするしきい値電圧調整用マスクパター
ンを用いる、あるいはまた、チャネル幅方向にはアクテ
ィブ領域より広く且つチャネル長方向のチャネル領域側
がドレイン領域より広くされて少なくともゲート電極近
辺のドレイン領域をマスクするしきい値電圧調整用マス
クパターンを用いる製造方法とすること特徴とする。こ
の製造方法によれば、ゲート電極近辺の素子間絶縁膜と
接するドレイン・ソース領域界面部分のウェルに対し余
計なイオン注入が行われないので、前述のような降伏電
圧特性を向上させることができる。このしきい値電圧調
整用マスクパターンと上記各本発明の製造方法を組み合
わせれば、互いの利点がプラスされるのでより好ましい
ことは勿論である。
【００２１】
【実施例】以下、本発明の実施例を図１〜図６を用いて
説明する。尚、以下の説明では、ＦＥＴの代表として従
来技術の説明同様にＬＤＤ構造のＭＯＳＦＥＴを例にし
て説明する。
説明する。尚、以下の説明では、ＦＥＴの代表として従
来技術の説明同様にＬＤＤ構造のＭＯＳＦＥＴを例にし
て説明する。
【００２２】第１実施例（図１）
【００２３】図１ＡはＭＯＳＦＥＴの平面構造を示すレ
イアウト図であり、図１Ｂは図１Ａ中のＸ−Ｘ′線に沿
った断面（チャネル長断面）で、フィールドイオン注入
工程までの製造工程における断面（図８相当）を示し、
そして、図１Ｃは図１Ａ中のＹ−Ｙ′線に沿った断面
（チャネル長方向の素子間）で、ｎ＋ドレイン・ソース
領域の形成工程までの製造工程における断面（図１２相
当）を示す。
イアウト図であり、図１Ｂは図１Ａ中のＸ−Ｘ′線に沿
った断面（チャネル長断面）で、フィールドイオン注入
工程までの製造工程における断面（図８相当）を示し、
そして、図１Ｃは図１Ａ中のＹ−Ｙ′線に沿った断面
（チャネル長方向の素子間）で、ｎ＋ドレイン・ソース
領域の形成工程までの製造工程における断面（図１２相
当）を示す。
【００２４】半導体基板に設けたウェル（この例ではｐ
形）にアクティブ領域１０が形成されており、このアク
ティブ領域１０以外の部分は素子間絶縁膜としてフィー
ルド酸化膜１２が形成されている。フィールド酸化膜１
２の下側には、フィールドイオン注入によりチャネルス
トップ層が形成される。この例のフィールドイオン注入
は、図１Ａに点線で示したフィールドイオン注入用マス
クパターン３８により実施される。具体的には、フィー
ルドイオン注入用マスクパターン３８は、チャネル長方
向においては長さＳだけ両端がアクティブ領域１０より
狭く、且つ、チャネル幅方向においては長さＯだけ両端
がアクティブ領域１０より広くしてある。すなわち、図
１Ｂに示すように、アクティブ領域１０を決定する窒化
膜パターン２４に対し、フィールドイオン注入用マスク
パターン３８は、チャネル長方向では長さＳだけ両端が
狭く、そしてチャネル幅方向では図８の右図同様に長さ
Ｏだけ両端が広くされる。具体的数値をあげておくと、
例えば長さＯは０．４μｍ、そして長さＳは、ゲート電
極１６からアクティブ領域１０端までの長さ−Ｓ＝０．
４μｍ程度に調整する。したがって、チャネル長方向で
はアクティブ領域１０との境界からチャネルストップ層
が形成される一方で、チャネル幅方向では長さＯだけ離
隔してチャネルストップ層が形成される。尚、長さＳに
関してはＳ＝０としておいてもよいが、アライメント精
度や次のｎ＋ドレイン・ソースイオン注入用マスクパタ
ーン３８′との共用性を考慮すると、Ｓ＞０としてある
程度アクティブ領域１０端部から引っ込めておいた方が
よい。
形）にアクティブ領域１０が形成されており、このアク
ティブ領域１０以外の部分は素子間絶縁膜としてフィー
ルド酸化膜１２が形成されている。フィールド酸化膜１
２の下側には、フィールドイオン注入によりチャネルス
トップ層が形成される。この例のフィールドイオン注入
は、図１Ａに点線で示したフィールドイオン注入用マス
クパターン３８により実施される。具体的には、フィー
ルドイオン注入用マスクパターン３８は、チャネル長方
向においては長さＳだけ両端がアクティブ領域１０より
狭く、且つ、チャネル幅方向においては長さＯだけ両端
がアクティブ領域１０より広くしてある。すなわち、図
１Ｂに示すように、アクティブ領域１０を決定する窒化
膜パターン２４に対し、フィールドイオン注入用マスク
パターン３８は、チャネル長方向では長さＳだけ両端が
狭く、そしてチャネル幅方向では図８の右図同様に長さ
Ｏだけ両端が広くされる。具体的数値をあげておくと、
例えば長さＯは０．４μｍ、そして長さＳは、ゲート電
極１６からアクティブ領域１０端までの長さ−Ｓ＝０．
４μｍ程度に調整する。したがって、チャネル長方向で
はアクティブ領域１０との境界からチャネルストップ層
が形成される一方で、チャネル幅方向では長さＯだけ離
隔してチャネルストップ層が形成される。尚、長さＳに
関してはＳ＝０としておいてもよいが、アライメント精
度や次のｎ＋ドレイン・ソースイオン注入用マスクパタ
ーン３８′との共用性を考慮すると、Ｓ＞０としてある
程度アクティブ領域１０端部から引っ込めておいた方が
よい。
【００２５】ｎ＋ドレイン・ソースイオン注入用マスク
パターン３８′は、チャネル長方向でアクティブ領域１
０より長さＳ′だけ両端が狭く、そしてチャネル幅方向
でアクティブ領域１０より長さＯ′だけ両端が広くなっ
ている。尚、チャネル幅方向に関してはアクティブ領域
１０と同サイズにしてもよいが、アライメント精度等を
考慮するとアクティブ領域１０より幅広の図示のような
マスクが好ましい。すなわち、アクティブ領域１０より
若干幅広でも、フィールド酸化膜１２が形成されている
ので特に問題ない。また、図示ように長さＯ′及びＳ′
を長さＯ及びＳと同じにしておけば、ネガとポジの感光
膜を使い分けることでフィールドイオン注入用マスクパ
ターン３８とｎ＋ドレイン・ソースイオン注入用マスク
パターン３８′のマスクに共通のものを使用することが
できるので、好適である。このようなマスクパターン３
８′を用いてｎ＋ドレイン・ソース領域を形成すれば、
ｎ＋ドレイン・ソース領域のイオン注入をアクティブ領
域より長さＳ′だけ狭めて行うことができるので、素子
間分離用フィールド酸化膜１２をチャネルストップ層と
同じサイズで形成することが可能となり、素子間分離距
離を縮めることができる。尚、後述の各実施例における
ｎ＋ドレイン・ソースイオン注入用マスクパターンは、
この図１と同じものを使用可能である。
パターン３８′は、チャネル長方向でアクティブ領域１
０より長さＳ′だけ両端が狭く、そしてチャネル幅方向
でアクティブ領域１０より長さＯ′だけ両端が広くなっ
ている。尚、チャネル幅方向に関してはアクティブ領域
１０と同サイズにしてもよいが、アライメント精度等を
考慮するとアクティブ領域１０より幅広の図示のような
マスクが好ましい。すなわち、アクティブ領域１０より
若干幅広でも、フィールド酸化膜１２が形成されている
ので特に問題ない。また、図示ように長さＯ′及びＳ′
を長さＯ及びＳと同じにしておけば、ネガとポジの感光
膜を使い分けることでフィールドイオン注入用マスクパ
ターン３８とｎ＋ドレイン・ソースイオン注入用マスク
パターン３８′のマスクに共通のものを使用することが
できるので、好適である。このようなマスクパターン３
８′を用いてｎ＋ドレイン・ソース領域を形成すれば、
ｎ＋ドレイン・ソース領域のイオン注入をアクティブ領
域より長さＳ′だけ狭めて行うことができるので、素子
間分離用フィールド酸化膜１２をチャネルストップ層と
同じサイズで形成することが可能となり、素子間分離距
離を縮めることができる。尚、後述の各実施例における
ｎ＋ドレイン・ソースイオン注入用マスクパターンは、
この図１と同じものを使用可能である。
【００２６】このようなＭＯＳＦＥＴの製造方法とする
ことで、前述した高電圧でゲート誘導降伏の発生しやす
い領域３９ａ、３９ｂ、４０ａ、４０ｂにおける安全性
を保ったうえで、尚且つ素子間絶縁膜をチャネルストッ
プ層と同サイズまで狭めて集積度を向上させることが可
能となる。尚、ｎ−ドレイン・ソース領域のイオン注入
はフィールド酸化膜１２をマスクパターンとして使用す
るものであるが、これにもｎ＋ドレイン・ソースイオン
注入用マスクパターン３８′と同じマスクを使用するこ
とも可能である。つまり、ＬＤＤ構造でなくともこのよ
うなマスクパターンを用いることで、素子間分離距離を
より縮めることができる。
ことで、前述した高電圧でゲート誘導降伏の発生しやす
い領域３９ａ、３９ｂ、４０ａ、４０ｂにおける安全性
を保ったうえで、尚且つ素子間絶縁膜をチャネルストッ
プ層と同サイズまで狭めて集積度を向上させることが可
能となる。尚、ｎ−ドレイン・ソース領域のイオン注入
はフィールド酸化膜１２をマスクパターンとして使用す
るものであるが、これにもｎ＋ドレイン・ソースイオン
注入用マスクパターン３８′と同じマスクを使用するこ
とも可能である。つまり、ＬＤＤ構造でなくともこのよ
うなマスクパターンを用いることで、素子間分離距離を
より縮めることができる。
【００２７】第２実施例（図２）
【００２８】この第２実施例では、フィールドイオン注
入用マスクパターン３８ａが、チャネル長方向ではアク
ティブ領域１０より長さＳだけ両端が狭く且つチャネル
幅方向ではアクティブ領域１０より長さＯだけ両端が広
く、さらにチャネル領域の中央部で間隔Ｔだけ分離した
２分割形としてある。ｎ＋ドレイン・ソースイオン注入
用マスクパターンについては図１のｎ＋ドレイン・ソー
スイオン注入用マスクパターン３８′を用いてもよい
が、ドレイン・ソース領域形成時には既にゲート電極１
６が形成されているので、フィールドイオン注入用マス
クパターン３８ａを共用にしてもよい。長さＯ、Ｓは第
１実施例で説明したのと同様である。したがって第１実
施例と同様、ゲート誘導降伏の発生しやすい領域３９
ａ、３９ｂ、４０ａ、４０ｂにおける安全性を保ったう
えで、尚且つ素子間分離距離を縮めて集積度を向上させ
ることが可能となる。
入用マスクパターン３８ａが、チャネル長方向ではアク
ティブ領域１０より長さＳだけ両端が狭く且つチャネル
幅方向ではアクティブ領域１０より長さＯだけ両端が広
く、さらにチャネル領域の中央部で間隔Ｔだけ分離した
２分割形としてある。ｎ＋ドレイン・ソースイオン注入
用マスクパターンについては図１のｎ＋ドレイン・ソー
スイオン注入用マスクパターン３８′を用いてもよい
が、ドレイン・ソース領域形成時には既にゲート電極１
６が形成されているので、フィールドイオン注入用マス
クパターン３８ａを共用にしてもよい。長さＯ、Ｓは第
１実施例で説明したのと同様である。したがって第１実
施例と同様、ゲート誘導降伏の発生しやすい領域３９
ａ、３９ｂ、４０ａ、４０ｂにおける安全性を保ったう
えで、尚且つ素子間分離距離を縮めて集積度を向上させ
ることが可能となる。
【００２９】さらにこの例によれば、フィールドイオン
注入の実施後、フィールド酸化膜１２を成長させる過程
において、マスクパターン３８ａの間隔Ｔで分離された
部分からイオン注入されたｐ形不純物の偏析が発生する
ので、チャネル領域中央部とフィールド酸化膜１２とが
接する領域４１、４２においてＦＥＴのバルクであるｐ
形ウェルの不純物濃度が調節され、耐パンチスルー特性
を向上させられるという効果もある。
注入の実施後、フィールド酸化膜１２を成長させる過程
において、マスクパターン３８ａの間隔Ｔで分離された
部分からイオン注入されたｐ形不純物の偏析が発生する
ので、チャネル領域中央部とフィールド酸化膜１２とが
接する領域４１、４２においてＦＥＴのバルクであるｐ
形ウェルの不純物濃度が調節され、耐パンチスルー特性
を向上させられるという効果もある。
【００３０】第３実施例（図３）
【００３１】この第３実施例は、実質的にドレイン領域
側のゲート電極１６近辺の領域３９ａ、３９ｂでゲート
誘導降伏が発生する点に着目し、ドレイン領域側にだけ
フィールドイオン注入用マスクパターン４３を設けた例
である。すなわち、フィールドイオン注入用マスクパタ
ーン４３は、チャネル幅方向にはアクティブ領域１０よ
り長さＯだけ広くされ、そして、チャネル長方向の素子
間側の端は長さＳだけアクティブ領域１０より狭く且つ
チャネル領域側の端は長さＲだけドレイン領域より広く
なっている。長さＯ、Ｓについては上記各実施例と同様
で、長さＲについては、例えば０．４μｍに調整する。
また、この例のｎ＋ドレイン・ソースイオン注入用マス
クパターンは第１又は第２実施例のいずれかと同様もの
を用いればよい。
側のゲート電極１６近辺の領域３９ａ、３９ｂでゲート
誘導降伏が発生する点に着目し、ドレイン領域側にだけ
フィールドイオン注入用マスクパターン４３を設けた例
である。すなわち、フィールドイオン注入用マスクパタ
ーン４３は、チャネル幅方向にはアクティブ領域１０よ
り長さＯだけ広くされ、そして、チャネル長方向の素子
間側の端は長さＳだけアクティブ領域１０より狭く且つ
チャネル領域側の端は長さＲだけドレイン領域より広く
なっている。長さＯ、Ｓについては上記各実施例と同様
で、長さＲについては、例えば０．４μｍに調整する。
また、この例のｎ＋ドレイン・ソースイオン注入用マス
クパターンは第１又は第２実施例のいずれかと同様もの
を用いればよい。
【００３２】この例のように領域３９ａ、３９ｂだけに
フィールドイオン注入を行わないようにしても、上記実
施例同様にゲート誘導降伏による降伏電圧低下を抑止し
得るし、また、第２実施例のように耐パンチスルー特性
を向上させられる。この第３実施例は、ＦＥＴのチャネ
ル長が短い場合や、隣接ＦＥＴとの分離距離が短い場合
に有利である。
フィールドイオン注入を行わないようにしても、上記実
施例同様にゲート誘導降伏による降伏電圧低下を抑止し
得るし、また、第２実施例のように耐パンチスルー特性
を向上させられる。この第３実施例は、ＦＥＴのチャネ
ル長が短い場合や、隣接ＦＥＴとの分離距離が短い場合
に有利である。
【００３３】第４実施例（図４）
【００３４】図４に示す第４実施例は、フィールドイオ
ン注入及びフィールド酸化膜形成までを第１〜第３実施
例のいずれかと同様に行った後、しきい値電圧調整用イ
オン注入に際し、フィールド酸化膜１２から長さＲ、Ｓ
だけアクティブ領域１０内側へ入り込んでアクティブ領
域１０より狭くなったしきい値電圧調整用マスクパター
ン４４を使用するようにした例である。したがって、ゲ
ート電極１６近辺のフィールド酸化膜１２と接するドレ
イン・ソース領域界面部分の領域３９ａ、３９ｂに余計
なイオン注入が行われないので、上記各実施例の利点に
加えてゲート誘導降伏の発生する可能性を更に低減させ
られる。この場合チャネル領域に、しきい値電圧調整用
イオン注入の実施されない部分が発生するが、第２及び
第３実施例のフィールドイオン注入用マスクパターンを
用いておけば問題ない。
ン注入及びフィールド酸化膜形成までを第１〜第３実施
例のいずれかと同様に行った後、しきい値電圧調整用イ
オン注入に際し、フィールド酸化膜１２から長さＲ、Ｓ
だけアクティブ領域１０内側へ入り込んでアクティブ領
域１０より狭くなったしきい値電圧調整用マスクパター
ン４４を使用するようにした例である。したがって、ゲ
ート電極１６近辺のフィールド酸化膜１２と接するドレ
イン・ソース領域界面部分の領域３９ａ、３９ｂに余計
なイオン注入が行われないので、上記各実施例の利点に
加えてゲート誘導降伏の発生する可能性を更に低減させ
られる。この場合チャネル領域に、しきい値電圧調整用
イオン注入の実施されない部分が発生するが、第２及び
第３実施例のフィールドイオン注入用マスクパターンを
用いておけば問題ない。
【００３５】第５実施例（図５）
【００３６】高集積化に伴ってチャネル長が短くなると
耐パンチスルー特性が低下するので、しきい値電圧調整
用イオンの注入量を増加させて対処する。すると、ゲー
ト電極１６近辺の領域３９ａ、３９ｂ、４０ａ、４０ｂ
におけるゲート誘電降伏による降伏電圧低下の発生する
可能性が高くなる。これに対応した例がこの第５実施例
である。すなわち、フィールドイオン注入及びフィール
ド酸化膜形成までを第１〜第３実施例のいずれかと同様
に実施した後、しきい値電圧調整用イオン注入に際し、
チャネル長方向にはドレイン領域、ソース領域とチャネ
ル領域との各境界から長さＲだけチャネル長より狭く且
つチャネル幅方向にはアクティブ領域１０より両端が長
さＯだけ広いしきい値電圧調整用マスクパターン４６を
使用するようにしている。この場合、長さＯ＝０として
おくことも可能ではあるが、フィールド酸化膜１２が形
成されているので広くしておいても問題なく、アライメ
ント精度等を考慮すると長さＯを設定しておいた方がよ
い。
耐パンチスルー特性が低下するので、しきい値電圧調整
用イオンの注入量を増加させて対処する。すると、ゲー
ト電極１６近辺の領域３９ａ、３９ｂ、４０ａ、４０ｂ
におけるゲート誘電降伏による降伏電圧低下の発生する
可能性が高くなる。これに対応した例がこの第５実施例
である。すなわち、フィールドイオン注入及びフィール
ド酸化膜形成までを第１〜第３実施例のいずれかと同様
に実施した後、しきい値電圧調整用イオン注入に際し、
チャネル長方向にはドレイン領域、ソース領域とチャネ
ル領域との各境界から長さＲだけチャネル長より狭く且
つチャネル幅方向にはアクティブ領域１０より両端が長
さＯだけ広いしきい値電圧調整用マスクパターン４６を
使用するようにしている。この場合、長さＯ＝０として
おくことも可能ではあるが、フィールド酸化膜１２が形
成されているので広くしておいても問題なく、アライメ
ント精度等を考慮すると長さＯを設定しておいた方がよ
い。
【００３７】したがって、領域３９ａ、３９ｂ、４０
ａ、４０ｂに余計なイオン注入が行われないので、耐パ
ンチスルー特性を高く保ったうえで降伏電圧の低下を効
果的に抑止し得る。
ａ、４０ｂに余計なイオン注入が行われないので、耐パ
ンチスルー特性を高く保ったうえで降伏電圧の低下を効
果的に抑止し得る。
【００３８】第６実施例（図６）
【００３９】前述したように、実質的なゲート誘導降伏
は、ドレイン領域側のゲート電極１６近辺の領域３９
ａ、３９ｂで発生する。そこでこの第６実施例では、第
１〜第３実施例のいずれかと同様にしてフィールドイオ
ン注入及びフィールド酸化膜形成までを実施した後、し
きい値電圧調整用イオン注入に際し、チャネル長方向で
は素子間側へ長さＳ、チャネル領域側へ長さＲだけドレ
イン領域より広く、且つチャネル幅方向ではアクティブ
領域１０より両端が長さＯだけ広くしたしきい値電圧調
整用マスクパターン４８を用い、当該マスクパターン４
８によりドレイン領域をマスキングしてイオン注入が行
われないようにしている。ただし、長さＳは−値もとり
得る。このようなマスクパターン４８で少なくともゲー
ト電極１６近辺のドレイン領域をマスクキングして領域
３９ａ、３９ｂだけに対するだけでも第５実施例と同様
の効果を得られる。尚、これら第４〜第６実施例は、単
独的に用いることでも降伏電圧特性向上に役立つことは
勿論であるが、第１〜第３実施例と組み合わせる方がよ
り効果的である。
は、ドレイン領域側のゲート電極１６近辺の領域３９
ａ、３９ｂで発生する。そこでこの第６実施例では、第
１〜第３実施例のいずれかと同様にしてフィールドイオ
ン注入及びフィールド酸化膜形成までを実施した後、し
きい値電圧調整用イオン注入に際し、チャネル長方向で
は素子間側へ長さＳ、チャネル領域側へ長さＲだけドレ
イン領域より広く、且つチャネル幅方向ではアクティブ
領域１０より両端が長さＯだけ広くしたしきい値電圧調
整用マスクパターン４８を用い、当該マスクパターン４
８によりドレイン領域をマスキングしてイオン注入が行
われないようにしている。ただし、長さＳは−値もとり
得る。このようなマスクパターン４８で少なくともゲー
ト電極１６近辺のドレイン領域をマスクキングして領域
３９ａ、３９ｂだけに対するだけでも第５実施例と同様
の効果を得られる。尚、これら第４〜第６実施例は、単
独的に用いることでも降伏電圧特性向上に役立つことは
勿論であるが、第１〜第３実施例と組み合わせる方がよ
り効果的である。
【００４０】以上の各実施例を用いて製造されたＦＥＴ
では、チャネル幅方向に平行して（図１Ａ中の上下方
向）アクティブ領域１０と接するフィールド酸化膜（素
子間絶縁膜）１２とアクティブ領域１０との境界面部の
ｐ形不純物濃度が、チャネル長方向に平行して（図１Ａ
中の左右方向）アクティブ領域１０と接するフィールド
酸化膜１２とアクティブ領域１０とのゲート電極１６近
辺における境界面部のｐ形不純物濃度（ウェル又は基板
濃度）より高濃度となっていることは容易に理解できよ
う。尚、この場合の『平行』は厳密な意味での平行では
なく、ずれがあってもよいことは勿論である。
では、チャネル幅方向に平行して（図１Ａ中の上下方
向）アクティブ領域１０と接するフィールド酸化膜（素
子間絶縁膜）１２とアクティブ領域１０との境界面部の
ｐ形不純物濃度が、チャネル長方向に平行して（図１Ａ
中の左右方向）アクティブ領域１０と接するフィールド
酸化膜１２とアクティブ領域１０とのゲート電極１６近
辺における境界面部のｐ形不純物濃度（ウェル又は基板
濃度）より高濃度となっていることは容易に理解できよ
う。尚、この場合の『平行』は厳密な意味での平行では
なく、ずれがあってもよいことは勿論である。
【００４１】
【発明の効果】以上述べてきたように本発明によれば、
製造時にマスク工程が若干増えるというマイナス面が存
在するものの、それを補って余りある、ＦＥＴの更なる
超高集積化、降伏電圧特性改善による耐高電圧特性向上
等の格別な利点を有し、メモリ装置等の大容量化や信頼
性向上に大きく寄与するものである。
製造時にマスク工程が若干増えるというマイナス面が存
在するものの、それを補って余りある、ＦＥＴの更なる
超高集積化、降伏電圧特性改善による耐高電圧特性向上
等の格別な利点を有し、メモリ装置等の大容量化や信頼
性向上に大きく寄与するものである。
【図１】Ａは本発明によるＦＥＴ製造方法の第１実施例
を説明するＦＥＴの平面図、Ｂは分図Ａ中の断面線Ｘ−
Ｘ′相当の断面図、Ｃは分図Ａ中の断面線Ｙ−Ｙ′相当
の断面図。
を説明するＦＥＴの平面図、Ｂは分図Ａ中の断面線Ｘ−
Ｘ′相当の断面図、Ｃは分図Ａ中の断面線Ｙ−Ｙ′相当
の断面図。
【図２】本発明によるＦＥＴ製造方法の第２実施例を説
明するＦＥＴの平面図。
明するＦＥＴの平面図。
【図３】本発明によるＦＥＴ製造方法の第３実施例を説
明するＦＥＴの平面図。
明するＦＥＴの平面図。
【図４】本発明によるＦＥＴ製造方法の第４実施例を説
明するＦＥＴの平面図。
明するＦＥＴの平面図。
【図５】本発明によるＦＥＴ製造方法の第５実施例を説
明するＦＥＴの平面図。
明するＦＥＴの平面図。
【図６】本発明によるＦＥＴ製造方法の第６実施例を説
明するＦＥＴの平面図。
明するＦＥＴの平面図。
【図７】従来におけるＦＥＴ製造方法を説明するＦＥＴ
の平面図。
の平面図。
【図８】図７に示すＦＥＴの製造工程におけるフィール
ドイオン注入工程までを説明する工程説明図。
ドイオン注入工程までを説明する工程説明図。
【図９】図８の工程に続くしきい値電圧調整用イオン注
入工程までを説明する工程説明図。
入工程までを説明する工程説明図。
【図１０】図９の工程に続く低濃度ドレイン・ソースイ
オン注入工程までを説明する工程説明図。
オン注入工程までを説明する工程説明図。
【図１１】図１０の工程に続く高濃度ドレイン・ソース
イオン注入工程までを説明する工程説明図。
イオン注入工程までを説明する工程説明図。
【図１２】図１１の工程に続く熱処理を行ってＦＥＴを
完成する工程を説明する工程説明図。
完成する工程を説明する工程説明図。
１０ アクティブ領域 １２ フィールド酸化膜（素子間絶縁膜） １６ ゲート電極 ３８、３８ａ、４３ フィールドイオン注入用マスクパ
ターン ３８′ ドレイン・ソースイオン注入用マスクパターン ４４、４６、４８ しきい値電圧調整用マスクパターン
ターン ３８′ ドレイン・ソースイオン注入用マスクパターン ４４、４６、４８ しきい値電圧調整用マスクパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (15)
- 【請求項１】 素子間絶縁膜と、ドレイン・ソース領域
の形成されるアクティブ領域からゲート電極近辺で離隔
するようにして素子間絶縁膜下に形成されるチャネルス
トップ層と、により素子間分離されて基板に集積される
ようになったＦＥＴの製造方法において、 チャネルストップ層形成用のイオン注入時に、チャネル
幅方向にはアクティブ領域より広く且つチャネル長方向
にはアクティブ領域と同じか又は狭いフィールドイオン
注入用マスクパターンを用い、それに続く素子間絶縁膜
形成後のドレイン・ソース領域形成用のイオン注入時
に、チャネル長方向にはアクティブ領域より狭く且つチ
ャネル幅方向にはアクティブ領域と同じか又は広いドレ
イン・ソースイオン注入用マスクパターンを用いるよう
にしたことを特徴とするＦＥＴの製造方法。 - 【請求項２】 フィールドイオン注入用マスクパターン
が、チャネル領域の中央部において所定の間隔で分離さ
れた２分割形とされる請求項１記載のＦＥＴの製造方
法。 - 【請求項３】 フィールドイオン注入用マスクとドレイ
ン・ソースイオン注入用マスクを共用とした請求項１又
は請求項２記載のＦＥＴの製造方法。 - 【請求項４】 素子間絶縁膜と、ドレイン・ソース領域
の形成されるアクティブ領域からゲート電極近辺で離隔
するようにして素子間絶縁膜下に形成されるチャネルス
トップ層と、により素子間分離されて基板に集積される
ようになったＦＥＴの製造方法において、 チャネルストップ層形成用のイオン注入時に、チャネル
幅方向にはアクティブ領域より広く、そしてチャネル長
方向のチャネル領域側がドレイン領域より広く且つチャ
ネル長方向の素子間絶縁膜側がアクティブ領域と同じか
又は狭くされてドレイン領域をマスキングするフィール
ドイオン注入用マスクパターンを用い、それに続く素子
間絶縁膜形成後のドレイン・ソース領域形成用のイオン
注入時に、チャネル長方向にはアクティブ領域より狭く
且つチャネル幅方向にはアクティブ領域と同じか又は広
いドレイン・ソースイオン注入用マスクパターンを用い
るようにしたことを特徴とするＦＥＴの製造方法。 - 【請求項５】 ドレイン・ソースイオン注入用マスクパ
ターンが、チャネル領域の中央部において所定の間隔で
分離された２分割形とされる請求項４記載のＦＥＴの製
造方法。 - 【請求項６】 素子間絶縁膜形成後、ドレイン・ソース
領域形成前に行われるしきい値電圧調整用のイオン注入
時に、アクティブ領域より狭いしきい値電圧調整用マス
クパターンを用いるようにした請求項１〜５のいずいれ
か１項に記載のＦＥＴの製造方法。 - 【請求項７】 素子間絶縁膜形成後、ドレイン・ソース
領域形成前に行われるしきい値電圧調整用のイオン注入
時に、チャネル長方向にはチャネル長より狭く且つチャ
ネル幅方向にはアクティブ領域と同じか又は広くされて
チャネル領域へイオン注入可能とするしきい値電圧調整
用マスクパターンを用いるようにした請求項１〜５のい
ずれか１項に記載のＦＥＴの製造方法。 - 【請求項８】 素子間絶縁膜形成後、ドレイン・ソース
領域形成前に行われるしきい値電圧調整用のイオン注入
時に、チャネル幅方向にはアクティブ領域より広く且つ
チャネル長方向のチャネル領域側がドレイン領域より広
くされて少なくともゲート電極近辺のドレイン領域をマ
スキングするしきい値電圧調整用マスクパターンを用い
るようにした請求項１〜５のいずれか１項に記載のＦＥ
Ｔの製造方法。 - 【請求項９】 ドレイン・ソース領域が高濃度と低濃度
のＬＤＤ構造とされ、少なくとも高濃度ドレイン・ソー
ス領域形成用のイオン注入時にドレイン・ソースイオン
注入用マスクパターンを用いるようにした請求項１〜８
のいずれか１項に記載のＦＥＴの製造方法。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
ＦＥＴの製造方法で製造されるＦＥＴの集積構造であっ
て、チャネル長方向に平行する方向でアクティブ領域と
接するゲート電極近辺の素子間絶縁膜はチャネルストッ
プ層より広く形成されると共にチャネル幅方向に平行す
る方向でアクティブ領域と接する素子間絶縁膜はチャネ
ルストップ層と同じサイズで形成されるＦＥＴの集積構
造。 - 【請求項１１】 素子間絶縁膜と、ドレイン・ソース領
域の形成されるアクティブ領域からゲート電極近辺で離
隔するようにして素子間絶縁膜下に形成されるチャネル
ストップ層と、により素子間分離されて基板に集積され
るようになったＦＥＴの製造方法において、 しきい値電圧調整用のイオン注入時にアクティブ領域よ
り狭いしきい値電圧調整用マスクパターンを用いるよう
にしたことを特徴とするＦＥＴの製造方法。 - 【請求項１２】 素子間絶縁膜と、ドレイン・ソース領
域の形成されるアクティブ領域からゲート電極近辺で離
隔するようにして素子間絶縁膜下に形成されるチャネル
ストップ層と、により素子間分離されて基板に集積され
るようになったＦＥＴの製造方法において、 しきい値電圧調整用のイオン注入時に、チャネル長方向
にはチャネル長より狭く且つチャネル幅方向にはアクテ
ィブ領域と同じか又は広くされてチャネル領域へイオン
注入可能とするしきい値電圧調整用マスクパターンを用
いるようにしたことを特徴とするＦＥＴの製造方法。 - 【請求項１３】 素子間絶縁膜と、ドレイン・ソース領
域の形成されるアクティブ領域からゲート電極近辺で離
隔するようにして素子間絶縁膜下に形成されるチャネル
ストップ層と、により素子間分離されて基板に集積され
るようになったＦＥＴの製造方法において、 しきい値電圧調整用のイオン注入時に、チャネル幅方向
にはアクティブ領域より広く且つチャネル長方向のチャ
ネル領域側がドレイン領域より広くされて少なくともゲ
ート電極近辺のドレイン領域をマスキングするしきい値
電圧調整用マスクパターンを用いるようにしたことを特
徴とするＦＥＴの製造方法。 - 【請求項１４】 第１導電形のドレイン・ソース領域が
形成される第２導電形のアクティブ領域を囲むように素
子間絶縁膜を形成すると共にその素子間絶縁膜下の第２
導電形の不純物濃度を高めてチャネルストップ層とする
ことで素子間分離して半導体基板に集積するＦＥＴの集
積構造において、 チャネル幅方向に平行して接する素子間絶縁膜とアクテ
ィブ領域との境界面部の第２導電形不純物濃度が、チャ
ネル長方向に平行して接する素子間絶縁膜とアクティブ
領域とのゲート電極近辺における境界面部の第２導電形
不純物濃度より高濃度となっていることを特徴とするＦ
ＥＴの集積構造。 - 【請求項１５】 請求項１４記載の集積構造をもったＦ
ＥＴを製造する製造方法っであって、 アクティブ領域を窒化膜パターンで覆ってから該窒化膜
パターン上に、チャネル幅方向には前記窒化膜パターン
より広く且つチャネル長方向には前記窒化膜パターンと
同じか又は狭いフィールドイオン注入用マスクパターン
を形成してチャネルストップ層用の第２導電形不純物を
イオン注入する工程と、素子間絶縁膜を形成した後にゲ
ート電極を形成してから、チャネル長方向にはアクティ
ブ領域より狭く且つチャネル幅方向にはアクティブ領域
と同じか又は広いドレイン・ソースイオン注入用マスク
パターンを形成してドレイン・ソース領域用の第１導電
形不純物をイオン注入する工程と、を少なくとも含んで
なることを特徴とする製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P3376 | 1994-02-24 | ||
| KR1019940003376A KR0138234B1 (ko) | 1994-02-24 | 1994-02-24 | 고전압 모오스 트랜지스터의 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263693A true JPH07263693A (ja) | 1995-10-13 |
Family
ID=19377724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7037362A Pending JPH07263693A (ja) | 1994-02-24 | 1995-02-24 | Ｆｅｔの製造方法及び集積構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5830790A (ja) |
| JP (1) | JPH07263693A (ja) |
| KR (1) | KR0138234B1 (ja) |
| GB (2) | GB2287125B (ja) |
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| US6720223B2 (en) | 2002-04-30 | 2004-04-13 | Hewlett-Packard Development Company, L.P. | Power |
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-
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- 1995-02-23 GB GB9503649A patent/GB2287125B/en not_active Expired - Fee Related
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- 1995-02-24 JP JP7037362A patent/JPH07263693A/ja active Pending
-
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- 1997-06-06 US US08/870,679 patent/US5830790A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JPS58190059A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS62204574A (ja) * | 1986-03-05 | 1987-09-09 | Toshiba Corp | 絶縁ゲ−ト型電界効果半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9503649D0 (en) | 1995-04-12 |
| GB2287125B (en) | 1998-02-25 |
| GB2287125A8 (en) | 1998-01-08 |
| KR950026027A (ko) | 1995-09-18 |
| KR0138234B1 (ko) | 1998-04-28 |
| GB9503765D0 (en) | 1995-04-12 |
| GB2287125A (en) | 1995-09-06 |
| US5830790A (en) | 1998-11-03 |
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