KR950000141B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR950000141B1
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제 1 도는 본 발명의 제 1 의 실시예에 있어서 전계효과 트랜지스터의 제조방법의 제 1 공정을 표시하는 단면도.
제 2 도는 제 2 공정을 표시하는 단면도.
제 3 도는 제 3 공정을 표시하는 단면도.
제 4 도는 제 4 공정을 표시하는 단면도.
제 5 도는 제 5 공정을 표시하는 단면도.
제 6 도는 제 6 공정을 표시하는 단면도.
제 7 도는 제 7 공정을 표시하는 단면도.
제 8 도는 제 8 공정을 표시하는 단면도.
제 9 도는 제 9 공정을 표시하는 단면도.
제 10 도는 제 10 공정을 표시하는 단면도.
제 11 도는 본 발명의 제 2 의 실시예에 있어서 전계효과 트랜지스터의 제조방법의 제 1 공정을 표시하는 단면도.
제 12 도는 제 2 공정을 표시하는 단면도.
제 13 도는 제 3 공정을 표시하는 단면도.
제 14 도는 제 4 공정을 표시하는 단면도.
제 15 도는 제 5 공정을 표시하는 단면도.
제 16 도는 제 6 공정을 표시하는 단면도.
제 17 도는 제 7 공정을 표시하는 단면도.
제 18 도는 제 8 공정을 표시하는 단면도.
제 19 도는 본 발명의 제 3 의 실시예에 있어서 전계효과 트랜지스터의 제조방법의 제 1 공정을 표시하는 단면도.
제 20 도는 제 2 공정을 표시하는 단면도.
제 21 도는 제 3 공정을 표시하는 단면도.
제 22 도는 제 4 공정을 표시하는 단면도.
제 23 도는 제 5 공정을 표시하는 단면도.
제 24 도는 제 6 공정을 표시하는 단면도.
제 25 도는 본 발명의 제 4 의 실시예에 있어서 전계효과 트랜지스터의 제조방법의 제 1 공정을 표시하는 단면도.
제 26 도는 제 2 공정을 표시하는 단면도.
제 27 도는 제 3 공정을 표시하는 단면도.
제 28 도는 제 4 공정을 표시하는 단면도.
제 29 도는 제 5 공정을 표시하는 단면도.
제 30 도는 제 6 공정을 표시하는 단면도.
제 31 도는 제 7 공정을 표시하는 단면도.
제 32 도는 제 8 공정을 표시하는 단면도.
제 33 도는 동일 반도체기판상에 n채널 MOS 트랜지스터와 p채널 MOS트랜지스터를 형성한 경우의, 소스/드레인영역에 있어서, n형 확산층 및 p형 확산층의 확산계수의 상위에 기인하는 열처리전의 프로필을 표시하는 단면도.
제 34 도는 제 33 도의 상태에 소정의 열처리를 가한후의 불순물 프로필을 표시하는 단면도.
제 35 도는 복수층으로된 사이드월스페이서의 층의 수에 따라서 반도체기판 표면에 생기는 단차를 설명하기 위한 단면도.
제 36 도는 본 발명이 적용되는 CMOS 인버터의 단면구조 및 결선의 개략을 표시하는 도면.
제 37 도는 종래의 MOS형 LDD 구조 트랜지스터의 제조방법에 있어서 제 1 공정을 표시하는 단면도.
제 38 도는 제 2 공정을 표시하는 단면도.
제 39 도는 제 3 공정을 표시하는 단면도.
제 40 도는 제 4 공정을 표시하는 단면도.
제 41 도는 제 5 공정을 표시하는 단면도.
제 42 도는 제 6 공정을 표시하는 단면도.
제 43 도는 동일 반도체기판상에 n채널 MOS트랜지스터와 p채널 MOS트랜지스터의 사이드월스페이서를 따로따로 형성하는 경우의, 종래의 제조방법에 있어서, 제 1 공정을 표시하는 단면도.
제 44 도는 제 2 공정을 표시하는 단면도.
제 45 도는 제 3 공정을 표시하는 단면도.
제 46 도는 제 4 공정을 표시하는 단면도.
제 47 도는 제 5 공정을 표시하는 단면도.
제 48 도는 제 6 공정을 표시하는 단면도.
제 49 도는 제 7 공정을 표시하는 단면도.
제 50 도는 제 8 공정을 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 소자분리 절연막
13 : p웰 영역 14 : n웰 영역
15, 16 : 게이트 절연막 17, 18 : 게이트전극
19 ; 저농도 n형 확산층 23, 25, 29, 33, 35 : 레지스트막
21, 22, 27, 28, 41, 42 : 사이드월스페이서
24 : 고농도 n형 확산층 26 : 저농도 p형 확산층
30 : 고농도 p형 확산층(도면중 동일부호를 붙인 부분은 동일 또는 상당의 요소를 표시)
본 발명은 전계효과 트랜지스터 및 그 제조방법에 관하여, 특히, 펀치오프상태에서 생기는 트레인 공핍충의 피키저네 강도를 완화하여 핫캐리어 효과를 억제하기 위한, LDD(Lighly Doped Drain)구조를 가지는 MOS(Metal Oxide Semiconductor)형의 전계효과 트랜지스터의 구조 및 그 제조방법에 관한 것이다. MOS형의 전계효과를 트랜지스터의 기본적 구조는, Si 기판상에 얇은 산화막을 사이에 끼워서 금속전극을 설치한 이른바 MOS커패시터의 양측에, 캐리어에 공급원이 되는 소스와, 캐리어를 꺼내는 트레인과를 배치한 것이다.
산화막상의 금속전극은, 소스/드레인간의 콘덕턴스를 억제하는 기능을 가지며, 게이트전극이라 불리어진다.
이 게이트전극의 재료로서는, 불순물을 도우핑한 폴리실리콘이나, 폴리실리콘상에 퇴적한 텅스텐 등의 고융점금속을 불활성 가스 중에서 열처리하여 형성한 금속실리사이드 등이 많이 사용된다.
게이트전극의 전압(게이트 전압)이 소스/드레인간의 Si 기판 표면근방(채널)의 도전형을 반전시키는데 필요한 임계전압(Vth)보다도 낮은 상태에서는, 소스/드레인 모드 Pn 접합에 의하여 분리되어 있으며, 전류는 흐르지 않는다.
Vth 이상의 게이트 전압을 가하면 채널표면의 도전형은 반전하며, 이 부분에 소스/드레인과 같은 도전형의 층이 형성되어, 소스/드레인간의 전류가 흐르게 된다.
그런데, 소스/드레인과 채널의 경계의 불순물의 농도분포의 변화가 급격하면, 이 부분의 전계강도가 높게 된다.
이 전계에 의하여 캐리어가 에너지를 얻어, 소위 핫케리어가 발생한다.
그렇게하면, 그 캐리어가 게이트 절연막에 주입되어, 게이트 절연막과 반도체기판과의 계면에 계면준위를 생성하든지, 게이트 절연막중에 트랩되든지 한다.
이것 때문에, MOS트랜지스터의 임계전압이나 트랜스콘덕턴수가, 동작중에 열화되어 간다.
이것이 핫캐리어에 의한 MOS트랜지스터의 열화현상이다.
또, 소스/드레인 간의 무더기 항복에 대한 소위 애벌란시 내압도, 핫캐리어에 의하여 열환한다.
그래서, 소스/드레인 근방의 n형 불순물농도를 낮게하여 농도 분포 변화를 평온하게 하는 것에 의하여 전계강도를 완화하고, 이것에 의하여 MOS트랜지스터의 핫캐리어에 의한 열화를 억제하는 것과 함께, 소스/드레인의 애벌란시 내압의 향상을 도모한 것이, MOS형 LDD 구조 전계효과 트랜지스터이다. 종래의 MOS형 LDD 구조 전계효과 트랜지스터의 제조방법으로써, 예를들어 제 37 도 내지 제 42 도에 표시하는 것이었다.
이 제조 방법에서는, 우선 p형 반도체기판(1)상에 이른바 LOCOS법에 의하여, 소자분리 절연막(2)으로 둘러쌓인 소자 형성영역에 게이트 절연막(3)을 형성한다.(제 37 도).
다음에, 임계전압억제를 위하여, 필요에 따라서, 반도체기판(1)상의 전면에, 붕소이온 등의 p형 불순물을 주입하여, 이온 주입영역(4)를 형성한다(제 38 도).
그후, 폴리실리콘의 막을 감압 CVD 법에 의하여 게이트 절연막(3)상에 퇴적시켜, 사진제판기술과 반응성 이온 에칭에 의하여 게이트전극(5)를 형성한다(제 39 도).
게이트전극(5)로써, 폴리실리콘의 대용으로, 텅스텐이나 몰리브덴, 티탄 등의 고융점금속 혹은 이것들의 실리사이드화한 것과, 폴리실리콘의 2층막으로 형성하는 경우가 있다. 이 게이트전극(5)에는, 도전성을 높이기 위하여 예를 들면 이온이 도우핑 된다.
다음에 게이트전극(5)를 마스크로하여, 인 이온(phosphorus ions 이나 비소이온 (arsenic ions) 등의 n형의 불순물을, 반도체기판(1)표면에 수직으로 주입하여, n형의 이온주입층(6)을 형성한다(제 40 도).
그후, 감압 CVD법이나 상압 CVD법에 의하여, 전면에 이산화실리콘 등의 절연막을 반도체기판(1)상에 퇴적시켜, 이것에 이방성 에칭을 하여 사이드월스페이서(7)을 형성한다(제 41 도). 다음에 다시금 게이트전극(5)과 사이드월스페이서(7)의 쌍방울 마스크로하여, 인 이온이나 비소이온 등의 n형 불순물을 반도체 기판(1)표면에 수직으로 조사하여, 이온주입층(6)보다도 농도가 높은 n형 주입층(8)을 형성한다(제 42 도).
그후, 주입된 불순물이온을 활성화시키기위한 열처리를 경유하여, MOS형 LDD 구조전계효과 트랜지스터가 완성된다.
또한, 상기 종래예에 있어서는, 기판으로서 p형 반도체 기판을 사용하였으나, 적어도 기판표면 근방에 p형의 불순물을 주입한 영역인 p웰을 형성한 것도 사용된다.
또, 기판으로서 n형의 반도체기판이나, 적어도 표면근방에 n형의 불순물을 주입한 영역인 n웰을 형성한 기판이 사용되는 경우도 있다.
이 경우에는, 게이트전극(5)는 p형, 소스/드레인영역에는 p형의 이온주입층(6, 8)이 형성된다.
상기 종래의 제조방법에 의하여 얻어진 MOS형 LDD 구조 전계효과 트랜지스터에 의하면, 소스/드레인의 영역의 채널에 인접하는 측에, 보다 저농도의 이온주입영역(6)이 있기 때문에, 소스/드레인영역의 불순물의 농도분포의 변화가 완화되어, 이 부분의 전계강도가 저하하며, 핫캐리어에 의한 트랜지스터의 열화현상이 방지된다.
그렇지만 종래의 MOS형 LDD 구조에 있어서는, 소스/드레인의 저농도 불순물 확산층(이온주입층 6)이, 후공정에 있어서 고온의 열처리를 받고 게이트전극(5)의 아래쪽까지 확산되어 가며, 게이트전극(5)와 소스/드레인영역과의 사이에 기생용량이 부가하여, 집적회로에 있어서 고속화를 저해하는 것과 함께, 트랜지스터의 미세화를 하는데 있어서도 방해가 된다는 문제가 있었다.
또, 상보형 MOS형 집적회로 등과 같이, 일방으로 도전형의 채널뿐 아니라, n형과, p형의 양방의 채널의 전계효과 트랜지스터를 형성하는 경우에 있어서도, 위에서 설명한 종래의 방법으로 LDD구조를 형성하면, 소스/드레인영역에 주입하는 불순물원소의 확산계수가 그 종류에 따라서 다르기 때문에, 일방의 도전형의 채널에 있어서, 최적으로 되는 사이드월스페이서의 폭이 타방의 도전형의 채널의 영역에 있어서와 반드시 최적으로 되지 않는다는 문제가 있었다.
또, 동일도전형의 채널의 전계효과 트랜지스터의 경우에 있어서도, 그 필요로하는 성능에 따라서 소스/드레인의 불순물 확산층의 농도 프로필을 변화시키고 싶은 경우 등에 있어서도, 각 트랜지스터마다에 필요로하는 최적의 사이드월스페이서의 폭을 얻을 수가 없다는 문제도 있었다.
상기 문제점을 해결하는 선행기술로써, 특개소 615571 호 공보, 특개소 63-226055 호 공보 혹은 특개소 63-24686 호 공보에 기재의 제조방법이 꼽히고 있다.
이것들의 공보에 기재의 제조방법은, 동일 반도체기판상에 형성된 n채널 MOS 트랜지스터와 p채널 MOS트랜지스터의 사이드월스페이서를 따로 따로, 즉, 일방의 도전형의 채널의 사이드월스페이서를 형성하는 경우에, 타방의 도전형의 채널의 활성 영역을 질화실리콘막 등으로 덮고서 하는 것이다.
이와같은 종래의 제조방법 중의 전형적인 사례를, 제 43 도 내지 제 50 도에 표시한다.
이 제조공정에 있어서는, 우선, 소자 분리절연막(2)에서 분리된, 반도체기판(1)의 p형 영역과 n형 영역의 각각의 표면상에, 게이트 절연막(3)을 사이에 끼워서 게이트전극(5)를 형성한다. 다음에 반도체기판(1)상 전면에 질화실리콘막(9a)를 퇴적시킨후 (제 43 도). n형 영역상만을 레지스트마스크(도면에 표시하지 않음)로 덮고, p형 영역상의 질화실리콘막(9a)만을 제거한다. n형 영역상의 레지스트마스크를 제거한 후(제 44 도), 반도체 기판(1)상 전면에 절연막(7a)을 퇴적한다(제 45 도).
그런 후 절연막(7a)에 반응성 이온에칭을 하는 것에 의하여, 사이드월스페이서(7b, 7c)를 형성한다(제 46 도)
다음에, n형 영역상의 질화실리콘막(9a)와 사이드월스페이서(7c)를 제거한 후 (제 47 도), p형 영역상만을 질화실리콘막(9b)로 덮고, 그 상태로 재차 반도체기판(1)상 전면에 절연막(7d)를 퇴적한다(제 48 도).
그런후, 이 절연막(7d)에 반응성 이온에칭을 하고, 사이드월스페이서(7e, 7f)를 형성한다.(제 49 도).
그런후, p형 영역상의 질화실리콘막(9b) 및 사이드월스페이서(7e)를 제거하는 것에 의하여, p형 영역상 및 n형 영역상에 각각 사이드웰스페이서(7b, 7f)가 형성된다(제 50 도).
이들의 공보에 기재의 기술에 의하면, p형 채널과 n형 채널의 사이드월스페이서의 폭을 필요에 따라서 다르게 할 수가 있다.
그렇지만, 이 방법으로는, 레지스트막의 형성공정은 일방의 도전형의 채널영역에 대하여 한번으로 이루어지지만, 1회의 CVD로 일방의 도전형의 채널영역의 사이드월스페이서만을 형성하기 때문에, 모든 사이드월스페이서를 형성하기 위한 CVD의 시간이 길게 된다.
이 일은, 레지스트막의 형성에 비하여 CVD의 처리시간이 길기 때문에, 문제가 된다.
본 발명은, 상기 종래의 문제점을 감안하여, 비교적 짧은 CVD에 의한 처리시간으로, 더구나 필요에 따라서 사이드월스페이서마다에 그 폭을 다르게 할 수가 있는 MOS형 LDD 구조의 전계효과 트랜지스터의 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치는, 제 1 및 제 2 의 전계효과 트랜지스터를 가지는 반도체기판을 구비하여, 각각의 전계효과 트랜지스터는, 반도체기판상에 절연막을 사이에 끼워 형성된 게이트전극과, 그 게이트전극의 좌우양측의 측벽면상에 형성된 1층의 절연막으로 되는 제 1 사이드월스페이서와, 반도체 기판표면의 게이트전극의 좌우양측부 직하근방으로부터 외부에 걸쳐 형성된, 고농도 및/또는 저농도불순물이 있는 소스/드레인영역과를 포함하고 있다.
또, 적어도 제 2 의 전계효과 트랜지스터는, 적어도 게이트전극으로 일방의 측벽면상에 형성된 더 한층의 절연막으로 된 제 2 의 사이드월스페이서를 포함하고, 제 2 의 전계효과 트랜지스터의 제 2 의 사이드월스페이서는, 게이트전극의 적어도 일방의 측벽측의 고농도불순물영역을 형성하는 불순물주입을 위한 마스크를 형성하고 있다.
본 발명의 반도체장치는, 다른 국면에 있어서는, 전계효과 트랜지스터를 포함하고, 그 전계효과 트랜지스터는, 적어도 표면근방에 제 1 도전형의 영역이 있는 반도체기판과, 그 반도체기판상에 게이트 절연막을 사이에 끼워 형성된 게이트전극과, 그 게이트전극의 일방의 측벽면에 형성되어, 소정의 수의 층의 절연막으로 되는 것과 함께 소정의 폭이 있는 제 1 의 사이드월스페이서와, 게이트전극의 다른 측벽면에 형성되어, 제 1 의 사이드월스페이서보다도 많은 소정의 수의 층의 절연막으로 되는 것과 함께, 제 1 의 사이드월스페이서보다도 큰 소정의 폭이 있는 제 2 의 사이드월스페이서와, 반도체기판의 표면의, 게이트전극의 좌우양측벽 직하근방으로부터 외부에 걸쳐 형성된, 제 2 도전형의 소스/드레인영역과를 구비하고 있다.
본 발명의 반도체장치의 제조방법은, 제 1 도전형의 반도체 기판의 주표면에 형성된, LDD 구조가 있는 제 1 및 제 2 의 전계효과 트랜지스터를 구비한 반도체장치의 제조방법이다. 이 제조방법에 있어서는, 우선 반도체기판의 주면상에 게이트 절연막을 사이에 끼워, 각 전계효과 트랜지스터마다에 게이트전극을 형성한다.
다음에 게이트전극의 좌우양측벽면에 산화절연막을 퇴적하고, 이것에 이방성에칭을 하여 제 1 의 사이드월스페이서를 형성한다.
그런후, 제 1 의 전계효과 트랜지스터의 제 1 의 사이드월스페이서를 마스크로하여, 반도체기판에 제 2 도전형의 불순물을 주입하고, 고농도불순물층을 형성한다.
다음에, 적어도 제 2 의 전계효과 트랜지스터의 게이트전극상 및 제 1 의 사이드월스페이서상에 산화절연막을 퇴적하고, 이것에 이방성에칭을 하여 제 2 의 사이드월스페이서를 형성한다.
더욱이, 적어도 제 2 의 전계효과 트랜지스터의 제 2 의 사이드월스페이서를 마스크로하여, 반도체기판에 제 2 도전형의 불순물을 주입하여, 고농도불순물 영역을 형성한다.
본 발명의 반도체장치의 제조방법에는, 다음의 공정이 있는것도 포함된다.
우선, 적어도 주표면근방에 제 1 도전형의 영역이 있는 반도체 기판의 주표면상에, 게이트 절연막을 사이에 끼워 게이트전극을 형성한다.
다음에, 이 게이트전극의 좌우양측벽면에 산화절연막을 퇴적하여, 이것에 이방성에칭을 하여 사이드월스페이서를 형성한다.
이 사이드월스페이서를 형성하는 공정의 전 또는 후에, 게이트전극만 혹은 게이트전극 및 사이드월스페이서를 마스크로하여, 반도체기판에 제 2 도전형의 불순물을 주입하여, 소스/드레인 영역을 형성한다.
더욱이, 상기 사이드월스페이서를 형성하는 공정 및 상기 소스/드레인영역을 형성하는 공정을, 적어도 1회 이상 반복하고, 매회 정하여진 게이트전극 특정의 측벽을 마스크로 덮는 것에 의하여, 각 측벽마다에 소정의 폭 및 소정의 층수의 절연막으로 되는 사이드월스페이서를 형성한다.
본 발명의 전계효과 트랜지스터의 제조방법은, 다른 국면에 있어서는, p형 및 n형의 웰을 형성한 반도체 기판의 복수의 활성영역의 각각의 표면에, 게이트 절연막을 사이에 끼워서 복수의 게이트전극을 형성하는 공정과, 이 복수의 게이트전극의 각 측벽에, 절연막을 퇴적시켜서 이방성에칭을 하는 것에 의하여, 사이드월스페이서를 형성하는 공정과, 게이트전극만 혹은 게이트전극과 사이드월스페이서의 쌍방을 마스크로 하여, p형 웰의 영역에는 n형의 불순물이온을, n형 웰의 영역에는 p형의 불순물이온을 주입하여, 소스/드레인영역을 형성하는 공정을 구비하고 있다.
이 제조방법의 특징은, 사이드월스페이서를 형성하는 공정이, 복수회의 산화절연막의 퇴적과 이방성에칭을 하는 것에 의하여 행하여지며, 상기 복수회의 산화절연막을 퇴적시키는 공정은, 적어도 그 1회 이상에 있어서, p형 웰의 영역의 게이트전극을 레지스트로 덮은 상태로 하는 것에 의하여, p형 웰 영역에 형성되는 사이드월스페이서의 폭이, n형 웰영역에 형성되는 사이드월스페이서의 폭보다 작게 되는 것을 특징으로 한다.
본 발명의 반도체장치에 의하면, 게이트전극의 측벽마다에, 사이드월스페이서가 소정의 층수의 산화절연막에 의하여 형성되어, 그것에 의하여 소스/드레인영역이 채널의 도전형이나 소망의 특성 등에 응한 농도분포로 되어 있으며, 적절히 콘트롤된 소스/드레인영역의 불순물농도분포가 있는, MOS형 LDD 구조의 전계효과트랜지스터를 얻을 수가 있다.
또, 본 발명의 반도체장치의 제조방법에 의하며, 다른 폭의 사이드월스페이서를 따로따로 형성하는 것이 아니고, 복수회산화절연막의 퇴적과 이방성 에칭을 순차 반복하여, 사이드월스페이서보다 작게 하여야 할 위치를 필요에 따라서 레지스트로 덮는 것에 의하여 행하기 때문에, 폭이 다른 사이드월스페이서의 형성을 각각 따로따로 하는 경우에 비하여, 사이드월스페이서의 형성의 효율이 향상한다.
이것은, 본 발명에 있어서는, 도중에 사이드월스페이서의 폭의 종류수의 대응한 회수의 레지스터막의 패터닝을 할 필요가 있지만, 레지스터막의 형성공정에 비하여 처리시간이 보다 길게걸리는 CVD에 의한 산화 절연막의 퇴적공정에 있어서, 각폭의 사이드월스페이서에 있어서, 산하절연막의 퇴적이 동시에 진행하여, 순차 완성되어 가기 때문이다.
더욱이, 본 발명의 반도체장치의 다른 제조방법에서는, 본 발명의 상기 제조방법을, 동일 반도체기판상에, n형 웰영역에 형성된 p채널 MOS형 트랜지스터와, p형 웰 영역에 형성된 n채널 MOS형 트랜지스터를 형성하는 경우에 적용하고 있다.
이 제조방법에서는 p채널 MOS형 트랜지스터의 사이드월스페이서의 폭이, n채널 MOS형 트랜지스터에 비하여 크게 되도록 형성하고 있다.
이것에 의하여, p채널 MOS형 트랜지스터의 오프셋량이 n채널 MOS형 트랜지스터에 비하여 크게되기 때문에, p형 불순물의 확산계수가 n형 불순물의 확산계수가 n형 불순물의 확산계수에 비하여 보다 크게 될 것을 고려한, 적절한 사이드월폭을 얻을 수가 있다.
아래에 본 발명의 제 1 의 실시예를, 제 1 도 내지 제 10 도에 의거하여 설명한다.
본 실시예로는, n채널 MOSFET와 p채널 MOSFET의 양방에 LDD 구조를 채용한 상보형의 MOS형 직접회로가 제조된다.
본 실시예에서는, 우선, 반도체기판(11)을 복수의 활성영역에 소자분리하기 위하여 이른바 LOCOS법에 의하여 소자분리 절연막(12) 형성된다.
그후, 분리된 각 영역에, 붕소 등의 p형 불순물 이온 혹은 인(燐)이나 비소 등의 n형 불순물이온을 주입하여, p웰 영역(13)과 n웰영역(14)의 양방이 형성된다.
그후 다시금, 각 활성영역에 게이트 절연막(15, 16)을 사이에 끼우고, 불순물을 도프시킨 다결정실리콘을 퇴적시키는 것에 의하여, 혹은 고융접금속과 같은 도전재료를 공지의 방법으로 가능한 것에 의하여, 게이트전극(17, 18)을 형성한다(제 1 도).
다음에, n형웰을 형성한 활성영역의 전면을 레지스트막(20)으로 덮고, n채널 MOSFET를 형성하는 영역만에 인이나 비소 등의 n형의 불순물이온을 1012/㎠~1014/㎠의 조사밀도로 주입하는 것에 의하여 저농도 n형 확산층(19)이 게이트전극(17)을 마스크로하여, 그 양측에 스스로 꼭맞게 형성된다(제 2 도).
다음에, 레지스트막(20)을 제거한 후, p웰을 형성한 활성 영역의 전면을 레지스트막(31)로 덮고, p채널 MOSFET을 형성하는 영역만에 붕소등의 p형 불순물이온을 1012/㎠∼1014/㎠의 조사(照射)밀도로 주입하는 것에 의하여, 저농도 p형 확산층(26)이 게이트전극(18)을 마스크로하여 스스로 꼭맞게 형성된다(제 3 도).
다음에, 레지스트막(31)을 제거한 후, 반도체기판(11)상 전면에 CVD법등에 의하여 산화막(32)를 퇴적하고(제 4 도), 이것에 반응성 이온에칭을 하는 것에 의하여 사이드월스페이서(21, 22)를 형성한다(제 5 도).
사이드월스페이서(21)의 반도체기판(11)표면상에서의 폭은, 산화막(32)의 두께와 거의 비례한다. 다음에 n형웰영역(14)상만의 전면을 레지스트막(33)으로 덮고, 그 상태로, n채널 MOSFET의 활성영역에, 인이나 비소등의 n형 불순물이온을 1015/㎠~1017/㎠의 조사밀도로 주입하는 것에 의하여, 고농도 n형 확산층(24)가, 게이트전극(17) 및 사이드월스페이서(21)을 마스크로하여, 그 양측에 스스로 꼭맞게 형성한다(제 6 도).
다음에, 반도체기판(11)상 전면에 CVD법에 의하여 산화막(34)를 퇴적하여, p웰영역(13)상만의 전면을 레지스트막(35)로 덮고(제 7 도), 이상태로 산화막(34)에 반응성이온에칭을 하는것에 의하여, n웰영역(14)상에 2층째의 사이드월스페이서(28)을 형성한다(제 8 도).
이상태로, p채널 MOSFET의 활성영역에 붕소등의 p형 불순물 이온을 1015/㎠~1017/㎠의 조사밀도로 주입하는 것에 의하여, 고농도 p형 확산층(30)이, 게이트전극(18) 및 사이드월스페이서(22, 28)를 마스크로하여, 그 양측에 스스로 꼭맞게 형성된다(제 9 도).
레지스트막(35)을 제거한 후, 소정조건으로 열처리를 하는 것에 의하여, 저농도 n형 확산층(19), 고농도 n형 확산층(24), 저농도 p형(26), 고농도 p형 확산층(30)이 활성화된 상태로 된다(제 10 도).
다음에, 본 발명의 제 2 도 실시예를 제 11 도 내지 18 도를 참조하면서 설명한다.
본 실시예에 있어서 제 11 도 및 제 12 도에 표시하는 공정은, 상기 제 1 의 실시예에 있어서 제 1 도 및 제 2 도에 표시한 공정과 마찬가지이다.
제 12 도의 상태로부터 레지스트막(20)을 제거한 후, CVD법에 의하여 실리콘산화막등의 절연막을 일정한 두께로 전면에 형성하고 다시금 이방성에칭을 전면에 하여, 게이트전극(17, 18)의 측벽에 사이드월스페이서(21, ,22)을 형성한다. 그후, n웰을 형성한 활성영역전면에 레지스트막(23)을 형성하고, n채널 MOSFET를 형성하는 영역에 재차 n형불순물을 주입하는 것에 의하여, 게이트전극(17)과 사이드월스페이서(21)을 마스크로하여, 고농도 n형 확산층(24)이 스스로 꼭맞게 형성된다(제 13 도).
다음에, 제지스트막(23)을 제거한 후, p형웰영역(13)상의 n채널 MOSFET의 활성영역전면에 레지스터막(25)를 형성하고, 그 상태로, p채널 MOSFET의 활성영역에 붕소등의 p형 불순물 이온을 주입하여, 게이트전극(18)과 사이드월스페이서(22)를 마스크로 하여, 저농도 p형 확산층(26)을 스스로 꼭맞게 형성한다(제 14 도).
레지스트막(25)를 제거한 후, 재차 CVD법에 의하여 실리콘 산화막등의 절연막을 일정한 두께로 전면에 형성하고, 다시금 이방성에칭을 전면에 하여, 게이트전극(17. 18)의 측벽에 사이드월스페이서(27, 28)를 형성하다(제 15 도).
다음에, n채널 MOSFET의 활성영역 전면을 레지스트막(29)로 덮고, 그 상태로 p채널 MOSFET영역에 붕소등의 p형 불순물이온을 주입하고, 게이트전연막(18) 및 사이드월스페이서(27, 28)를 마스크로하여, 고농도 p형 확산층(30)이 스스로 알맞게 형성된다(제 16 도).
레지스트막(29)을 제거한 후, 소정조건으로 열처리하는 것에 의하여, 저농도 n형 확산층(19), 고농도 n형 확산층(24), 저농도 p형 확산층(26), 고농도 p형 확산층(30)이 활성화된 상태로 된다(제 17 도).
이상의 각 공정을 경유하는 것에 의하여, 상기 제 1, 제 2 의 실시예에 의하면, 동일 반도체기판(11)상에 n채널, p채널의 양방의 MOSFET가 함께 LDD구조를 구비한, 상보형 MOSFET가 형성되는 것으로 된다.
상기 각 실시예에 의하면, 이상 설명한 것과 같이, p채널 MOSFET과 n채널 MOSFET의 양방의 사이드월스페이서의 형성이, 따로따로의 CVD와 이방성에칭의 공정에 의하여 되는 것이 아니고, 동시에 행하여 진다. 더욱이 복수층의 사이드월스페이서의 각각을 형성하는 공정의 사이에도 불순물 이온주입공정을 포함시키는 것에 의하여 채널의 도전형에 응한 소스/드레인영역의 오프셋길이등의 조절이 가능하다.
따라서 채널의 도전형에 응한 최적한 소스/드레인영역의 스스로 꼭맞는 형성에 관하여는 사이드월스페이서를 따로따로 형성한 경우와 마찬가지의 기능성을 유지하면서 레지스트막의 패터닝에 비하여 큰폭으로 긴처리시간을 필요로 하는 CVD에 의한 산화절연막의 퇴적공정을 효율성있게 이용할 수가 있고 그 결과 생산성이 향상된다.
다음에 본 발명의 제 3 의 실시예를 제 19 도 내지 제 24 도에 의거하여 설명한다.
본 실시예에 있어서 소자분리절연막(12)으로 분리된 반도체기판(11)의 각 활성영역에 p웰영역(13)과 n웰영역(14)을 형성하고 게이트절연막(15, 16)을 사이에 끼워서 게이트전극(17, 18)을 형성하는 공정(제 19 도)은 상기 제 1 의 실시예와 공동이다.
본 실시예에 있어서는 게이트전극(17, 18)을 형성한 후 우선 CVD에 의한 산화절연막의 퇴적과 이방성에칭에 의하여 1층째의 사이드월스페이서(21, 22)를 형성한다. 그후, p채널 MOSFET을 형성하는 영역을 레지스트막(20)으로 덮고 인 혹은 비소등의 n형 불순물이온을 주입하여 저농도 n형 확산층(19)을 형성한다(제 20 도).
그런후 2층째의 사이드월스페이서(27, 28)를 형성한후 재차 p채널 MOSFET형성 영역을 레지스트막(23)으로 덮고 n형 불순물 이온을 주입하여 고농도 n형 확산층(24)을 형서한다(제 21 도).
다음에 레지스트막(23)을 형성한 후 n채널 MOSFET을 형성하는 영역을 레지스트막(25)으로 덮고 붕소등의 p형 불순물이온을 주입하여 저농도 p형 확산층(26)을 형성한다(제 22 도).
레지스트막(25)을 제거한 후 3층째의 사이드월스페이서(31, 32)을 형성하고 다시금 n채널 MOSFET를 형성하는 영역을 레지스트막(29)으로 덮고 다시금 p불순물이온을 주입하여 고농도 p형 확산층(30)을 형성한다(제 23 도).
그후 레지스트막(29)을 제거하고 각 확산층을 활성화시키기 위한 소정 조건의 여러리를 가하는 것에 의하여 제 24 도에 표시하는 상태로 된다.
본 실시예는 위에서 설명한 것과같이 복수층의 사이드월스페이서를 CVD에 의한 산화절연막의 퇴적과 이방성에칭을 순차 복수회반복하는 것에 의하여 그 사이에도 선택적으로 레지스트막의 형성과 불순물이온의 주입을 하는 점에서 제 1 및 제 2 의 실시예와 공동하고 있다.
본 실시예가 제 1 의 실시예와 다른 것은 게이트전극(17, 18)만을 마스크로하여 불순물이온을 주입하는 공정이 없고 또 사이드월스페이서를 3층으로 형성하는 점이다.
본 실시예에 있어서도 사이드월스페이서 형성공정의 효율향상 이라는 점에서 제 1 의 실시예와 마찬가지의 작용효과를 얻을수가 있다.
또 1 미크론이하의 채널폭을 가지는 비교적 저전류의 미세트랜지스터의 경우 그 채널폭에 대하여 소스/드레인영역의 불순물의 확산길이가 상대적으로 크게 된다.
따라서 사이드월스페이서에 의한 오프셋이 불가결한다. 더욱이 p형 불순물의 확산계수가 n형 불순물보다도 큰 것을 고려하면 p형 불순물이온을 주입할때에 마스크로되는 사이드월스페이서의 폭을 n형 불순물이온을 주입하는때에 마스크로되는 사이드월스페이서의 폭보다도 크게되도록 하지않으면 아니된다.
본 실시예는 p형 불순물이온을 주입할때의 사이드월스페이서의 층수를 n형 불순물이온을 주입할때의 사이드월스페이서의 층수보다도 많게 하는 것에 의하여 그 요건을 만족시키고 있는 것이다.
또한 상기 제 3 의 실시예에 있어서 p채널 MOSFET 형성영역의 저농도 p형 확산층(26)의 형성을 2층째의 사이드월(27, 28)을 형성하기 전에 n채널 MOSFET 형성영역에 레지스트막을 형성하고 사이드월스페이서(22)를 마스크로하여 행하는 것도 가능하다. 또 상기 제 2 의 실시예에 있어서 1층째의 사이드월스페이서(21, 22) 형성영역에 저농도 n형 확산층(19)만이 형성되고 저농도 p형 확산층(26)을 형성하지 않는 경우에는 p채널 MOSFET 형성영역의 소스/드레인영역에는 고농도 p형 확산층(30)만이 형성된다. 이와같이 하면 n채널 MOSFET 형성영역만을 LDD 구조로 할 수가 있다.
다음에 본 발명의 제 4 의 실시예를 제 25 도 내지 제 32 도에 의거하여 설명한다.
본 실시예에 있어서는 우선 소자분리절연막(51)에 의하여 분리된 p형 반도체기판(52)의 표면에 게이트산화막(53)을 사이에 끼우고 다결정실리콘층(54)을 퇴적시켜 다시금 산화절연막(55)을 형성후 게이트전극부(56)를 제하고 포토에칭에 의하여 게이트전연막(53)과 다결정실리콘층(54)을 제공하고 제 25 도에 표시하는 구조로 된다.
계속하여 인이나 비소등의 n형 불순물이온을 주입하여 게이트전극부(56)를 마스크로하여 그 좌우양측에 저농도 n형 확산층(57)을 형성한다(제 26 도).
다음에 CVD법에 의하여 반도체기판(52)상 전면에 산화실리콘 등의 산화절연막을 퇴적시킨후, 이방성에칭을 하는것에 의하여 사이드월스페이서(58)를 형성한다(제 27 도).
그런후 반도체기판(52)상에서 게이트전극부(56)중앙으로부터 우반부를 레지스트막(59)으로 덮고, n형 불순물이온을 주입하여 사이드월스페이서(58)를 마스크로하여 소스영역에 고농도 n형 영역(60)을 형성한다(제 28 도).
다음에 레지스트막(59)를 제거한 후 p형 반도체기판(52)상 전면에 CVD에 의하여 산화실리콘 등의 산화 절연막(61)을 형성한다(제 29 도).
그런후 게이트전극부(56)의 중앙으로부터 드레인영역까지의 영역을 제외하고 선택적으로 레지스트막(62)를 형성하고(제 30 도).
그 상태로 이방성에칭을 하는것에 의하여 사이드월스페이서(63)와 콘덕트홀(64)를 형성한다. 계속하여 사이드월스페이서(63)을 마스크로하여 n형불순물 이온을 주입하는 것에 의하여 드레인영역측에 고농도 n형 확산층(65)가 스스로 꼭맞게 형성된다(제 31 도).
다음에 콘덕트홀(64)에 있어도 고농도 n형 확산층(65)을 스위치소자를 ON상태로 하도록 금속층 또는 도프한 다결정 실리콘층을 선택적으로 형성한 배선층(66)을 형성한다(제 32 도).
본 실시예에 의하면 이상설명한 바와같이 배선층(66)을 베푸는 드레인측의 오프셋이 길게 되도록 사이드월스페이서(58, 63)를 형성하며 더구나 동시에 콘덕트홀(64)이 형성되기 때문에 드레인 내압의 향상을 효과적으로 도모할 수가 있다.
또 배선층(60)으로부터의 불순물의 확장에 의한 저농도 n형 확산층(58)로의 악영행을 억제할 수가 있다.
또한 본 실시예에 있어서 고농도 n형 확산층(65)의 형성을 사이드월스페이서(63)을 형성하기 위한 에칭공정의 후에 이온주입을 하는것에 의하여 행하였는데 그대신에 배선층(66)으로서 형성한 폴리실리콘층에 도프된 불순물로 부터의 확산을 이용하여 형성하는 것도 가능하다.
또한 상기각 실시예는 전부 LOCOS법에 의하여 소자분리 영역을 형성한 경우에 본 발명을 적용한 반도체 장치에 관하여 설명하였는데, 소자분리 영역이 필드쉴드전극에 의하여 형성된 반도체장치에 본 발명을 적용하여도 마찬가지의 작용효과를 얻을 수가 있다는 것을 말할것도 없다. 또 상기 실시예에 있어서 사이드월스페이서가 복수층에서 형성될 경우 완성된 사이드월스페이서의 단면을 관찰하여도 각층의 경계를 식별하는 것은 그것들의 층이 동일 재료의 CVD로 형성되어 있는한 곤란하다.
이것은 CVD막이 비결정(아모르퍼스)상태이기 때문이다. 그러하지만 제 35 도에 표시하는 것같이 사이드월스페이서(21, 27)의 각각의 형성시의 반도체기판(11)표면의 오버에칭에 의하여 단차(제 35 도중의 a, b)가 생긴다.
따라서 완성된 반도체장치의 단면을 전자 현미경으로 관찰하여 단차가 있는지 없는지에 의하여 사이드월스페이서가 복수의 층으로 되느냐 안되느냐의 판단을 할 수가 있다. 더욱이 상기 제 1 ∼제 3 의 실시예는 특히 제 36 도에 표시하는 것같은 결선이 있는 CMOS 인버터등의 CMOS 구조를 갖는 회로소자의 형성에 유효하다.
이상 설명한 것과같이 본 발명의 전계효과 트랜지스터에 의하면 게이트전극의 측벽마다에 정해진 층수의 절연막이 퇴적된 소정폭의 사이드월스페이서를 가지는 것에 의하여 소스/드레인 영역이 적절히 콘트롤되는 것으로 되어있으며, 양호한 특성의 MOS 형 LDD 구조의 전계효과트랜지스터를 얻을 수가 있다.
또, 본 발명의 전계효과트랜지스터의 제조방법에 의하면 사이드월스페이서를 복수의 공정으로 복수층형성하여 그공정 마다에 선택적으로 레지스트막을 형성하는 것에 의하여 게이트전극의 측벽에 소정의 폭의 사이드월스페이서가 형성되게 된다.
그결과 사이드월스페이서를 마스크로 하여 형성되는 소스/드레인영역의 불순물확산층의 오프셋 길이를 용이하게 제어 할 수가 있는 것과 함께 폭이 다른 사이드월스페이서를 따로 따로의 공정으로 형성하는 경우에 비하여 산화절연막의 퇴적에 요하는 총 시간이 단축되어 생산성이 향상된다. 또 이 제조방법을 상보형 MOSFET와 같이 p형 n형의 양방의 채널영역이 있는 전계효과트랜지스터의 제조공정에 적용한 발명에 의하면 1㎛이하의 채널길이를 가지는 미세 MOSFET에 있어서 p채널 MOSFET의 오프셋량이 n채널 MOSFET에 비하여 크게되도록 용이하게 제어할 수가 있다.
이것에 의하여 p형 불순물이온의 확산계수가 n형 불순물 이온보다도 클 것을 고려한 고성능의 상보형 MOSFET등을 비교적 낮은 코스트로 제공 할 수가 있다.

Claims (10)

  1. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터와를 가진 반도체장치에 있어서, 상기 제 1 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 형성되는 게이트전극(17)과, 이 게이트전극(17)의 양측면에 각각 형성되는 1쌍의 제 1 의 사이드월스페이서(21)와, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에 상기 채널영역을 끼어서 형성되는 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)과, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 채널측 측면이 상기 1쌍의 저농도 불순물 영역(19)의 채널측 측면보다 외측에 위치하여 형성되는 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)과를 구비하고, 상기 제 2 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 형성되는 게이트전극(18)과, 이 게이트전극(18)의 양측면에 각각 형성되는 1쌍의 제 1 의 사이드월스페이서(22)와, 이들 1쌍의 제 1 의 사이드월스페이서(22) 각각의 외측면에 형성되는 1쌍의 제 2 의 사이드월스페이서(28)와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 채널영역을 끼어서 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 저농도 불순물영역(26)과, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 채널측 측면이 상기 1쌍의 저농도 불순물영역(26)의 채널측 측면보다 외측에 위치하여 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물영역 (30)과를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터와를 가진 반도체장치에 있어서, 상기 제 1 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 형성되는 게이트전극(17)과, 이 게이트전극(17)의 양측면에 각각 형성되는 1쌍의 제 1 의 사이드월 스페이서(21)와, 이들 1쌍의 사이드월 스페이서(21) 각각의 외측면에 형성되는 1쌍의 제 2 의 사이드월 스페이서(27)와, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 채널영역을 끼어서 형성되는 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)과, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 채널측 측면이 상기 1쌍의 저농도 불순물영역(19)의 채널측 측면보다 외측에 위치하여 형성되는 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)과를 구비하고, 상기 제 2 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 형성되는 게이트전극(18)과, 이 게이트전극(18)의 양측면에 각각 형성되는 1쌍의 사이드월 스페이서(22)와, 이들 1쌍의 제 1 의 사이드월 스페이서(22) 각각의 외측면에 형성되는 1쌍의 제 2 의 사이드월 스페이서(28)와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 채널영역을 끼어서 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 저농도 불순물영역(26)과 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 채널측 측면이 상기 1쌍의 저농도 불술물 영역(26)의 채널측 측면보다 외측으로 위치하여 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물영역(30)과를 구비한 것을 특징으로 하는 반도체장치.
  3. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 전계효과 트랜지스터와를 가지는 반도체장치에 있어서, 상기 제 1 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 형성되는 게이트전극(17)과, 이 게이트전극(17)의 양측면에 각각 형성되고, 복수층으로 된 1 쌍의 사이드월 스페이서(21), (24), (41)와, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 채널영역을 끼워서 형성되는 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)과, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 채널측 측면에 상기 1 쌍의 저농도 불순물영역(19)의 채널측 측면보다 외측에 위치하여 형성되는 1쌍의 소스/드레인 영역의 제 1 도전형의 고농도 불순물영역(24)과를 구비하고, 상기 제 2 의 전계효과 트랜지스터는, 상기 반도체기판(11)의 제 1 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 형성되는 게이트전극(18)과, 이 게이트전극(18)의 양측면에 각각 형성되는 복수층으로 된 1쌍의 사이드월 스페이서(22), (28), (42)와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 채널영역을 끼어서 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 저농도 불순물영역(26)과, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에 채널측 측면이 상기 1쌍의 저농도 불순물영역(26)의 채널측 측면보다 외측으로 위치하여 형성되는 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물영역(30)과를 구비한 것을 특징으로 하는 반도체장치.
  4. 반도체기판(52)의 표면의 채널영역사에 게이트 절연막(53)을 통하여 형성되는 게이트전극(54)과, 이 게이트전극(54)의 한편의 측면에 형성되는 한편의 사이드월 스페이서(58)와, 상기 게이트전극(54)의 다른편의 측면에 형성되어, 상기 반도체기판(52)의 표면과 접하고 있는 폭이, 상기 한편의 사이드월 스페이서(58)가 상기 반도체기판(52)의 표면과 접하고 있는 폭보다 넓은 다른편의 사이드월 스페이서(58), (63)와, 상기 반도체기판(54)의 표면에 상기 채널영역의 한편의 사이드월 스페이서(58)측과 접하여 형성되는 한편의 소스/드레인영역의 저농도 불순물영역(57)과, 상기 반도체기판(54)의 표면에, 채널측 측면이 상기 하편의 저농도 불순물영역(57)의 채널측 측면보다 외측에 위치하여 형성되는 한편의 소스/드레인영역의 고농도 불순물영역(60)과, 상기 반도체기판(54)의 표면에, 상기 채널영역상의 다른편의 사이드월 스페이서(58), (63)측과 접하여 형성되는 다른편의 소스/드레인영역의 저농도 불순물영역(57)과, 상기 반도체기판(54)의 표면에, 채널측 측면이 상기 다른편의 저농도 불순물영역(57)의 채널측 측면보다 외측에 위치하고, 또한 채널측 측면과 상기 다른편의 저농도 불순물영역(57)의 채널측 측면과의 사이의 거리가 상기 한편의 저농도 불순물영역(57)의 채널측 측면과 상기 한편의 고농도 불순물영역(60)의 채널측 측면의 사이의 거리보다 길게 형성되는 다른편의 소스/드레인영역의 고농도 불순물영역(65)과를 가지는 전계효과 트랜지스터를 구비한 반도체장치.
  5. 제 1 항에 있어서, 한편의 사이드월스페이서(58)는 제 1 의 사이드월스페이서(58)의 하나의 층에 의하여 형성되고, 다른편의 사이드월스페이서(58), (63)는 제 1 의 사이드월스페이서(58)와 제 2 의 사이드월스페이서(63)의 2 개의 층에 의하여 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터를 가진 반도체장치의 제조방법에 있어서, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 형성함과 함께, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 마스크의 일부로 하여, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)을 마스크의 일부로 하여, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 2 의 전형의 저농도 불순물영역(26)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 1쌍의 제 1 의 사이드월스페이서(21)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 1쌍의 제 1 의 사이드월스페이서(22)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17) 및 상기 1쌍의 사이드월스페이서(21)를 마스크의 일부로 하여서 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이서(22)의 각각의 외측면에 1쌍의 제 2 의 사이드월스페이서(28)를 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)과 상기 1쌍의 제 1 의 사이드월스페이서(22) 및 상기 1쌍의 제 2 의 사이드월스페이서(28)를 마스크의 일부로 하여서 자기정합적으로, 상기 반도체 기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물영역(30)을 형성하는 공정과를 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터와를 가지는 반도체장치의 제조방법에 있어서, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 형성함과 함께, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 마스크의 일부로 하여, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 1쌍의 제 1 의 사이드월스페이서(21)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 1쌍의 제 1 의 사이드월스페이서(22)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트 전극(17)의 및 상기 1쌍의 제 1 의 사이드월스페이서(21)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18) 및 상기 1쌍의 제 1 의 사이드월스페이서(22)를 마스크의 일부로 하여서 자기정합적으로, 상기 반도체기판(11)의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인 영역의 제 2 도전형의 저농도 불순물영역(26)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이서(22)의 각각의 외측면에 1쌍의 제 2 의 사이드월스페이서(28)를 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)과 상기 1쌍의 제 1 의 사이드월스페이서(22) 및 상기 1쌍의 제 2 의 사이드월스페이서(28)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영여의 제 2 도전형의 고농도 불순물영역(30)을 형성하는 공정과를 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터와를 가지는 반도체장치의 제조방법에 있어서, 상기 반도체기판(11)의 제 2 의 소장형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 형성함과 함께, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 1쌍의 제 1 의 사이드월스페이서(21)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 1쌍의 제 1 의 사이드월스페이서(22)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17) 및 상기 1쌍의 제 1 의 사이드월스페이서(21)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이서(21)의 각각의 외측면에 1쌍의 제 2 의 사이드월스페이서(27)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이서(22)의 각각의 외측면에 1쌍의 제 2 의 사이드월 스페이서(28)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)과 상기 1쌍의 제 1 의 사이드월스페이서(21) 및 상기 1쌍의 제 2 의 사이드월스페이서(27)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)과 상기 1쌍의 사이드월스페이서(22) 및 상기 1쌍의 제 2 의 사이드월스페이서(28)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 2 도전형의 저농도 불순물영역(26)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 2 의 사이드월스페이서(28)의 각각의 외측면에 1쌍의 제 3 의 사이드월스페이서(42)를 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)과 상기 1쌍의 제 1 의 사이드월스페이서(22) 및 상기 1쌍의 제 2 의 사이드월스페이서(28) 및 1쌍의 제 3 의 사이드월스페이서(42) 상기를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물 영역(30)을 형성하는 공정과를 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 도전형의 제 1 소자형성영역(14)과 제 2 도전형의 제 2 의 소자형성영역(13)과를 가지는 반도체기판(11)과, 이 반도체기판(11)의 제 2 의 소자형성영역(13)에 형성되는 제 1 도전형의 제 1 의 전계효과 트랜지스터와, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)에 형성되는 제 2 도전형의 제 2 의 전계효과 트랜지스터와를 가지는 반도체장치의 제조방법에 있어서, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 채널영역상에 게이트 절연막(15)을 통하여 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)을 형성함과 함께, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 채널영역상에 게이트 절연막(16)을 통하여 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 1쌍의 제 1 의 사이드월스페이서(21)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 1쌍의 제 1 의 사이드월스페이서(22)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17) 및 상기 1쌍의 제 1 의 사이드월스페이서(21)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(19)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18) 및 상기 1쌍의 제 1 의 사이드월스페이서(22)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인 영역의 제 2 도 전형의 저농도 불순물영역(26)을 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이스(21)의 각각의 외측면에 1쌍의 제 2 의 사이드월스페이서(27)를 형성함과 함께, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 1 의 사이드월스페이서(22)의 각각의 외측면에 1쌍의 제 2 의 사이드월스페이서(28)를 형성하는 공정과, 상기 제 1 의 전계효과 트랜지스터의 게이트전극(17)과 상기 1쌍의 제 1 의 사이드 월스페이서(21) 및 상기 1쌍의 제 2 의 사이드월스페이서(27)를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 2 의 소자형성영역(13)의 표면에, 상기 제 1 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 고농도 불순물영역(24)을 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)의 양측면에 형성된 1쌍의 제 2 의 사이드월스페이서(28)의 각각의 외측면에 1쌍의 제 3 의 사이드월스페이서(42)를 형성하는 공정과, 상기 제 2 의 전계효과 트랜지스터의 게이트전극(18)과 상기 1쌍의 제 1 의 사이드월스페이서(22) 및 상기 1쌍의 제 2 의 사이드월스페이서(28) 및 1쌍의 제 3 의사이드월스페이서(42)상기를 마스크의 일부로 하여 자기정합적으로, 상기 반도체기판(11)의 제 1 의 소자형성영역(14)의 표면에, 상기 제 2 의 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 2 도전형의 고농도 불순물영역(30)을 형성하는 공정과를 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체기판(52)의 표면의 채널영역상에 게이트 절연막(53)을 통하여 전계효과 트랜지스터의 게이트전극(54)을 형성하는 공정과, 상기 게이트전극(54)을 마스크의 일부로 하여, 상기 전계효과 트랜지스터의 1쌍의 소스/드레인영역의 제 1 도전형의 저농도 불순물영역(57)을 형성하는 공정과, 상기 게이트전극(54)의 양측면에 1쌍의 제 1 의 사이드월스페이서(58)를 형성하는 공정과, 상기 게이트전극(54) 및 상기 1쌍의 제 1 의 사이드월스페이서(58)의 한편의 제 1 의 사이드월스페이서(58)를 마스크의 일부로 하여 자기정합적으로, 상기 1쌍의 소스/드레인영역의 한편의 소스/드레인영역의 고농도 불순물영역(60)을 형성하는 공정과, 상기 1쌍의 제 1 의 사이드월스페이서(58)의 다른편의 제 1 의 사이드월스페이서(58)의 외측면에 제 2 의 사이드월스페이서(63)를 형성하는 공정과, 상기 게이트전극(54)과 상기 1쌍의 제 1 의 사이드월스페이서(58)의 다른편의 제 1 의 사이드월스페이서(58) 및 상기 제 2 의 사이드월스페이서(63)를 마스크의 일부로 하여 자기정합적으로, 상기 1쌍의 소스/드레인영역의 다른편의 소스/드레인영역의 고농도 불순물영역(65)을 형성하는 공정과를 구비한 반도체장치의 제조방법.
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