CN111033624B - 用于对电阻随机存取存储器设备进行编程的电路和方法 - Google Patents

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Abstract

本发明提供了一种用于对包括与存取晶体管串联连接的ReRAM设备的ReRAM单元进行编程的方法，该方法包括：通过将存取晶体管配置为共源极配置的编程电势来偏置ReRAM单元；以及向存取晶体管的栅极施加至少一个编程电压脉冲，该编程电压脉冲的量值被选择为将编程电流限制为预选值。

Description

用于对电阻随机存取存储器设备进行编程的电路和方法
背景技术
本发明涉及电阻随机存取存储器(ReRAM)设备。更具体地，本发明涉及用于对ReRAM设备进行编程的电路和方法。
ReRAM单元通过金属离子通过电解质层的扩散来进行编程，该电解质层另外会阻碍电子流动。在编程期间，通过在单元所连接到的位线和字线上放置适当电势来在设备上呈现电场(电场(e-field))。随着金属长丝从设备的离子源侧通过电解质扩散并到达相对电极，电场增加，直到它引起电解质的击穿。这通常会导致对电解质的损坏，从而使设备难以擦除并且甚至可能导致设备故障。施加反向电场以擦除设备。在该文档的整体中，每个ReRAM单元的离子源由较宽端部示出。
在一些设计中，已经尝试通过在位线上放置电流限制设备以限制在编程过程期间通过ReRAM设备的雪崩电流来控制该编程过程。图1A至图1D是示出在编程、擦除和正常操作状况期间施加到现有技术的单晶体管单ReRAM设备(1T1R)ReRAM存储器单元10的电势的示意图，并且示出了应用于单晶体管单ReRAM设备(1T1R)ReRAM存储器单元10(诸如可以在可编程只读存储器(PROM)中采用)的这种现有技术的解决方案。ReRAM存储器单元10包括在位线18和20之间与n沟道晶体管14和p沟道晶体管16串联的单个ReRAM设备12。ReRAM单元的输出在由附图标号22标识的点所指示的输出节点上。如本领域中众所周知的，位线18和20以及n沟道晶体管14和p沟道晶体管16的栅极可以选择性地耦接到适当电势以用于对ReRAM存储器单元10进行编程、擦除和读取。
以虚线描绘的电容器24表示由许多ReRAM单元共享的输出节点22的电容。在编程和擦除期间，电容器24仅在图1A和图1B中示出，其中它可能会给ReRAM设备本身带来问题。在读取操作期间，由电容器24表示的节点必须充电或放电到位值，然后才能可靠地读取该单元。
P沟道晶体管16对于输出节点22上的所有ReRAM单元是公共的，并且在图1A和图1B的编程和擦除模式中用作电流驱动/限制晶体管。任意数量的合适感测放大器电路中的一个可以耦接到输出节点22以便从分别在图1C和图1D中示出的0V或0.5V的电压生成表示ReRAM单元的状态的信号。
如图1A所示，通过向用作存取晶体管的n沟道晶体管14的栅极施加诸如3.3V的电压，ReRAM设备12被编程为其导通状态(即其低电阻状态)以实现对ReRAM设备12的读取和写入。n沟道晶体管14的栅极偏置在例如3.3V，并且p沟道晶体管16具有在其栅极上放置的例如2.3V的电压Vref，并且用作供应由Vref的值确定的电流的电流限制设备。位线18偏置在3.3V，并且位线20偏置在接地。由p沟道晶体管16控制的电流驱动通过ReRAM 12以实现低电阻状态。
如图1B所示，通过向位线20处的ReRAM设备12的底部施加3.3V电压，并且向位线18处的P沟道晶体管16的顶部端子施加接地，将ReRAM设备12擦除到其关断状态(即其高电阻状态)。n沟道晶体管14的栅极偏置在例如3.3V，并且p沟道晶体管16具有在其栅极上放置的例如-1V的电压Vref。电流从位线20流向位线18，直到ReRAM设备12表现出高电阻状态，其中n沟道晶体管14的源极耦接到输出节点22并且p沟道晶体管的漏极耦接到输出节点22。
在对ReRAM设备12进行编程之后，在1T1R ReRAM存储器单元10的操作模式期间，ReRAM存储器单元10被偏置(如图1C和图1D所示)，其中将例如0.5V的操作电压施加到位线18并将接地施加到位线20。n沟道晶体管14被偏置为完全接通，使得在ReRAM设备12处于导通状态(图1C)的情况下，接地电势出现在输出节点22处，并且p沟道晶体管16被偏置在例如0V以接通，使得在ReRAM设备处于其关断状态(图1D)的情况下，输出节点22将被p沟道晶体管16上拉，如下面将结合图1D进一步解释的。本领域普通技术人员将理解，在ReRAM单元用作用户可配置电路(诸如FPGA)中的编程元件的情况下，不考虑位线电容器24，在该用户可配置电路中存储器保持在固定状态，并且不考虑针对读取操作的对输出节点充电的延迟时间。考虑到这一点，电容器24在图1C和图1D中未示出。选择0.5V的操作电压以最小化ReRAM设备12的在其擦除(关断)状态下的应力。
当对ReRAM设备进行编程时，这种现有技术的布置是不充分的，因为它忽略了由输出节点22的电容(虚线)引起的电流转储。如果ReRAM设备12处于高电阻状态，即处于擦除状态，则其电阻约为1Mohm。当所施加的编程电压致使其变为其低电阻状态(例如10K欧姆)时，将存在与电容器24的放电相关联的大电流尖峰。该大电流尖峰可能会损坏ReRAM设备12的结构。
图2是示出在编程期间的典型ReRAM设备12的电压/电流曲线的图。x轴表示从施加编程电压以将ReRAM设备12的状态改变为其“低电阻”状态的时间。左y轴表示跨ReRAM设备12的电压，并且右y轴表示通过ReRAM设备12的电流。实线迹线26表示跨根据现有技术的设备的电压。
图3是示出根据现有技术的作为时间函数的跨ReRAM设备12耗散的功率(附图标号28)的图，其中x轴表示从施加编程电压以将ReRAM设备12的状态改变为其“低电阻”状态的时间，并且y轴表示跨ReRAM设备12的功率耗散。最初在时间0施加编程电压。直到恰好在时间2E-08之前，当输出节点22的电容器24充分放电时，由电流限制p沟道晶体管16限制的最大功率量才被耗散。此功率水平可能足以引起对ReRAM设备的损坏。在图2和图3所示的模拟中，在时间零施加电压并且在几分之一纳秒内形成长丝，从而致使电流上升到最大电流限制水平，其会导致最大功率耗散，超过该最大功率耗散是期望的并且该最大功率耗散可能足够高以损坏ReRAM设备。
具体实施方式
根据本发明的一个方面，ReRAM设备位于电流限制设备的漏极电路中，使得当跨ReRAM设备的电压在编程过程期间快速下降时，电流将不会显著增加。例如，n沟道存取晶体管/编程晶体管的源极可以连接到较低电源轨，使得栅极上的偏置将致使其为电流限制设备，由此限制电容转储尖峰电流。具体地，存取晶体管被连接并偏置以充当电流限制器。在现有技术中，仅将p沟道晶体管偏置为电流限制器。
根据本发明的另一个方面，将编程电压的施加分成至少两个脉冲。每个附加脉冲伴随栅极偏置的增加以增加电流驱动，使得在ReRAM设备中形成的金属长丝的尺寸以受控方式增加。具体地，第一脉冲被设计为不允许足够的电流对设备造成任何损坏，但是足以允许形成初始长丝。该脉冲是通过控制到存取晶体管的栅极电压来形成的。使用栅极电压来生成一个或多个附加脉冲，这些栅极电压允许通过较大电流值，足以将设备驱动到低电阻状态。
根据本发明的另一个方面，将可变倾斜偏置施加到位线，使得跨ReRAM设备施加的电场在长丝形成时最初被最小化，并且在ReRAM设备开始传导电流之后增加。因此，偏置电压与每个连续电流脉冲一致地增加。
根据本发明的另一个方面，可以采用本发明的所有三个上述方面，或它们的任何组合来限制对ReRAM设备的固体电解质层的损坏。
附图说明
下面将参考实施方案和附图更详细地解释本发明，附图中示出：
图1A是示出了包括单个ReRAM设备的现有技术存储器单元以及施加以将ReRAM设备编程为其导通状态的电势的示意图；
图1B是示出了图1A的现有技术存储器单元和施加以将ReRAM设备擦除到其关断状态的电势的示意图；
图1C是示出了图1A的处于其导通状态的现有技术存储器单元和施加以读取ReRAM设备的电势的示意图；
图1D是示出了图1A的处于其关断状态的现有技术存储器单元和施加以读取ReRAM设备的电势的示意图；
图2是以实线迹线示出在现有技术编程周期期间的作为时间函数的跨ReRAM单元的电压和电流，并且以虚线迹线示出了在根据本发明的编程周期期间的跨ReRAM单元的电压和电流的图；
图3是以实线迹线示出在现有技术编程周期期间的作为时间函数的ReRAM单元中耗散的功率，并且以虚线迹线示出了在根据本发明的编程周期期间的ReRAM单元中耗散的功率的图；
图4A是示出了根据本发明的一个方面的包括单个ReRAM设备的1T1RReRAM单元的电路布置，以及施加以将ReRAM设备编程为其导通状态的电势的示意图；
图4B是示出了图4A的存储器单元和施加以将ReRAM设备擦除到其关断状态的电势的示意图；
图4C是示出了图4A的其中ReRAM单元处于其导通状态的存储器单元以及施加以读取存储器单元的电势的示意图；
图4D是示出了图4A的其中ReRAM单元处于其关断状态的存储器单元以及施加以读取存储器单元的电势的示意图；
图5是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了在下ReRAM设备被编程并且上ReRAM设备被擦除的正常(读取)操作期间存在的电路状况；
图6是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了在下ReRAM设备被擦除并且上ReRAM设备被编程的正常(读取)操作期间存在的电路状况；
图7是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了根据本发明的一方面的用于将上ReRAM设备擦除为处于其关断状态的电路状况；
图8是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了根据本发明的一方面的用于将上ReRAM设备编程为处于其导通状态的电路状况；
图9是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了根据本发明的一方面的用于将下ReRAM设备擦除为处于其关断状态的电路状况；
图10是包括两个ReRAM设备的推挽式ReRAM单元的示意图，示出了根据本发明的一方面的用于将下ReRAM设备编程为处于其导通状态的电路状况；
图11A是示出根据本发明的一个方面的示例性连续增加的编程电流脉冲的迹线；
图11B是示出根据本发明的另一个方面的施加到WLS线的示例性连续增加的编程电压脉冲的迹线；
图11C是示出根据本发明的另一个方面的施加到WLS线的示例性编程电压脉冲的迹线；
图12是示出根据本发明的示例性编程方法的流程图；
图13A是示出了在根据现有技术对单元进行编程时的2,000个周期的耐久性测试中的ReRAM单元的导通电阻和关断电阻的分布的图；以及
图13B是示出了在根据本发明的原理对单元进行编程时的2,000个周期的耐久性测试中的ReRAM单元的导通电阻和关断电阻的分布的图。
具体实施方式
本领域普通技术人员将认识到，本发明的以下描述仅是示例性的而非以任何方式进行限制。本发明的其他实施方案将易于向本领域技术人员提出。
现在参考图4A至图4D，描绘了1T1R ReRAM存储器单元30，其中施加各种电势以对存储器单元进行编程、擦除和读取。类似于图1A至图1D的ReRAM存储器单元10，ReRAM存储器单元30包括连接在位线18和20之间的ReRAM设备12、n沟道晶体管14和p沟道晶体管16。p沟道晶体管16连接在ReRAM设备12和位线18之间，然而n沟道晶体管14有利地连接在ReRAM设备12和位线20之间。如本领域中众所周知的，位线18和20以及n沟道晶体管14和p沟道晶体管16的栅极可以选择性地耦接到适当电压电势以用于对ReRAM存储器单元30进行编程、擦除和读取。
图4A示出了施加以将ReRAM设备编程到其导通状态的电势。p沟道晶体管16接通，因为其源极处于3.3V并且其栅极处于0V。因此，输出节点22处于3.3V。n沟道晶体管14微弱地接通，因为其栅极处于0.9V并且其源极处于0V。在这些状况下，ReRAM设备12具有跨其的总共3.3V电压，其极性致使离子从离子源迁移到固体电解质层中。因为n沟道晶体管14的源极处于固定的接地电势，并且其栅极电压处于固定电势，所以n沟道晶体管14的VGS也是固定的，并且n沟道晶体管14的栅极电压可以被选择为允许将n沟道晶体管14置于饱和状态并因此是有效的电流限制设备。
图4B示出了施加以将ReRAM设备擦除到其关断状态的电势。p沟道晶体管16接通，因为其源极处于0V并且其栅极处于-IV。因此，耦接到p沟道晶体管16的漏极的输出节点22处于0V。n沟道晶体管14接通，因为其漏极(即连接到位线20的端子)处于3.3V，其栅极处于3.3V，并且其上端子(即作为源极的通过导通状态ReRAM 12连接到输出节点22的端子)处于0V的最低电压。其栅极到源极电压因此大于晶体管的Vt(0.5V)，因此电源将供应3.3V的-Vt，并且跨ReRAM设备12将出现高达2.8V，其极性致使离子从固体电解质层中的导电桥迁移回到离子源(由ReRAM设备12的较宽端部表示)。
图4C示出了图4A的其中ReRAM单元处于其导通状态的存储器单元以及施加以读取存储器单元的电势。n沟道晶体管14接通，因为其栅极到源极电压为3.3V，并且输出节点22通过低电阻导通状态ReRAM设备12下拉至接地。p沟道晶体管16用作电流源，从而限制通过ReRAM设备12的电流，因为p沟道晶体管16通过仅比位线18低0.5V的栅极偏置而保持弱导通，耦接到位线18的端子用作p沟道晶体管16的源极。
图4D示出了图4A的其中ReRAM单元处于其关断状态的存储器单元以及施加以读取存储器单元的电势。n沟道晶体管14接通，因为其栅极到源极电压为3.3V。p沟道晶体管16弱接通，因为其栅极到源极电压为0.5V。关断状态的ReRAM设备12的高电阻允许输出节点22被(尽管仅处于弱接通)上拉。
在图4A至图4D所描绘的实施方案中，n沟道晶体管14在其漏极电路中具有ReRAM设备12，并且由于特别选择的偏置而用作电流限制设备，使得当跨ReRAM设备的电压崩溃时，电流将不会显著增加。存取晶体管/编程晶体管n沟道晶体管14在图4A中被示为使其源极连接到位线20上的电源轨(接地)，因此其栅极上的被选择为接近n沟道晶体管14的阈值电压的偏置将致使其成为电流限制设备，由此限制电容转储尖峰电流。在图1A至图1D所示的现有技术电路中，仅p沟道晶体管16被偏置为电流限制器。
在图2和图3示出了采用图4A至图4D所示的电路布置的效果。虚线迹线32表示在图4A至图4D的ReRAM存储器单元30的编程期间的V/I曲线。因为n沟道晶体管14被用作其源极处于固定电压(共源极配置)的电流限制设备，所以虚线32的曲线在整个编程周期期间保持恒定值，因为n沟道晶体管14的栅极到源极电压是恒定的，这与图1A中的n沟道晶体管14的栅极到源极电压(该栅极到源极电压随ReRAM在其被编程时的电阻而变化)相反。类似地，图3中的虚线迹线34表示在如图4A所示的ReRAM存储器单元30的编程期间在ReRAM设备12中耗散的功率。因为n沟道晶体管14用作其源极处于固定电压并且其栅极到源极电压因此是恒定的电流限制设备，所以功率在整个编程周期期间维持在恒定值。
图1A至图1D和图4A至图4D的ReRAM存储器单元10和30被称为1T1R单元。如前所述，1T1R单元是NVRRAM(PROM)阵列的基本构造块，因为n沟道晶体管14用于寻址该单元，由此避免潜行路径问题以确保可靠的操作。1T1R结构更紧凑并且可以实现垂直堆叠的存储器层，非常适合大容量存储设备。如上所述，图4A至图4D的n沟道晶体管14和ReRAM设备的相对定位避免在对ReRAM设备12进行编程期间的功率尖峰。
现在参考图5至图10，示意图分别描绘了在以下期间的推挽式ReRAM存储器单元(诸如2016年12月9日提交的共同待决的美国专利申请序列号15/375,014的图5所示的那种)：正常操作(读取)，其中下ReRAM设备44被编程(图5)，其中下ReRAM设备44被编程(图6)，擦除和编程推挽式ReRAM设备的上一者42(分别为图7和图8)，以及擦除和编程推挽式ReRAM设备的下一者44(分别为图9和图10)。本领域普通技术人员将理解，参考图5至图10示出和描述的电压电势仅是例示性的，并且此类技术人员将能够容易地选择适合他们正在使用的特定设备的编程电势。位线46和52、p沟道存取晶体管50和n沟道存取晶体管54的栅极、以及WLS线60和WL线62可以选择性地耦接到适当电压电势以用于编程、擦除和读取ReRAM存储器单元10。用于选择性地向电路节点提供适当电势以编程、擦除和操作存储器单元的电路在本领域中是众所周知的。
ReRAM单元40包括上ReRAM设备42和下ReRAM设备44。上ReRAM设备42通过p沟道存取晶体管50连接在顶部位线46(第一位线)和输出节点48之间，并且下ReRAM设备44通过n-沟道存取晶体管54连接在底部位线52(第二位线)和输出节点48之间。ReRAM单元40可以用作诸如FPGA集成电路的用户可编程集成电路的配置单元。当如此使用ReRAM单元40时，输出节点48被示为连接到一个或多个开关晶体管56的栅极。开关晶体管56可以用于在用户可编程集成电路(诸如现场可编程门阵列(FPGA)集成电路)中进行连接并限定逻辑模块功能。在如图5和图6所描绘的正常电路操作期间(当ReRAM单元40通过选择性地接通或关断开关晶体管56来控制该开关晶体管时)，顶部位线46将被偏置在VDD并且底部位线52将被偏置在较低电势(诸如接地)。n沟道编程晶体管58连接在表示为WLS(字线源)的编程电压线与输出节点48之间。n沟道编程晶体管58的栅极连接到表示为WL的字线。N沟道编程晶体管58在正常(读取)电路操作期间通过将其栅极偏置在0V和将WLS偏置在0V而关断。
在正常电路操作期间，ReRAM设备42和44中的一个将处于其导通状态，并且ReRAM设备42和44中的另一个将处于其关断状态。取决于哪个ReRAM设备导通以及哪个ReRAM设备关断，输出节点48将被上拉至位线46处的电压(VDD)以接通开关晶体管56，或被下拉至位线52处的电压(0V)以关断开关晶体管56。图5示出了下ReRAM设备44已被编程以将其接通并且上ReRAM设备42已被擦除以将其关断，从而将输出节点48下拉至0V的状况。图6示出了下ReRAM设备44已被擦除以将其关断并且上ReRAM设备42已被编程以将其接通，从而将输出节点48上拉至VDD的状况。
因为处于其导通状态的ReRAM设备几乎没有跨其的电压，所以基本上整个VDD电压将跨处于其关断状态的ReRAM设备42和44中的一个与其相应的p沟道存取晶体管50或n沟道存取54的串联组合下降。选择分别施加到p沟道存取晶体管50和n沟道存取晶体管54的栅极的电压，使得VDD电势将被划分，从而使得跨关断状态的ReRAM单元将仅维持约0.2-0.5V，电压的其余部分跨其p沟道存取晶体管50或n沟道存取54下降以防止对关断状态ReRAM设备造成过度应力。假设VDD电压为1.5V，则Vt为-0.3V的p沟道存取晶体管50的栅极电压将为0.75V，从而跨p沟道存取晶体管50产生约1.3V并且跨关断状态ReRAM设备42产生约0.2V。
如图6所示，类似状况适用于与n沟道存取晶体管54串联的关断状态ReRAM设备44。假设VDD电压为1.5V，则Vt为0.3V的n沟道存取晶体管54的栅极电压将为约0.75V，从而跨n沟道存取晶体管54产生约1.05V并且跨关断状态ReRAM设备44产生约0.45V。该偏置方案避免了对关闭状态ReRAM设备44造成过度应力。
处于其导通状态的ReRAM设备42、44具有跨其的非常小电压，并且ReRAM设备应力不是问题。作为示例，如果ReRAM设备44处于低电阻导通状态，并且n沟道存取晶体管54的Vt为0.3V，并且其中栅极电压为0.75V，则n沟道存取晶体管54接通并将位线52的0V偏置传递到输出节点48。由于通过关断状态ReRAM 42的电流比导通状态ReRAM 44可供应的电流低几个数量级，因此电压下降不明显。
在对ReRAM单元40进行编程之前，优选地，将ReRAM设备42和44擦除(关断)至其高电阻状态。然后，将ReRAM设备42和44中的仅一个编程为其低电阻(导通)状态。
图7和图8分别示出了施加到ReRAM单元40以擦除(关断)上ReRAM设备42的电压以及施加到ReRAM单元40以编程(接通)上ReRAM设备42的电压。通过在正常电路操作期间将输出节点48上拉至VDD，对上ReRAM设备42进行编程并且将下ReRAM设备44保持在擦除(关断)状态会在正常操作期间接通开关晶体管56。
图7示出了施加到ReRAM单元40以擦除(关断)上ReRAM设备42的电压。位线46和52被偏置在1.8V。附图标号60处的WLS被偏置为0V，并且编程晶体管58通过从字线WL线62向其栅极施加电势(例如1.8V)来接通，并且在输出节点48处放置例如0V的电势。WLS线60和WL线62可以被解码并连接到一组(诸如一行或一行的部分)ReRAM单元40中的编程晶体管58。半导体存储器领域的普通技术人员将认识到由WLS线60和WL线62执行的存储器字线功能。
p沟道存取晶体管50的端子通过上ReRAM设备42连接到位线46，并且上ReRAM设备42变为p沟道存取晶体管50的源极，因为其电势比另一个端子(连接到输出节点48处的0V)的电势高并且从而因为其栅极到源极电压为-1.8V而接通。这致使电流沿致使形成导电桥的金属离子通过固体电解质朝着离子源迁移回去以消除导电桥的方向流过上ReRAM设备42。n沟道存取晶体管54的栅极偏置在例如0V。连接到输出节点48的n沟道存取晶体管54的端子变为n沟道存取晶体管54的源极，因为其电势比其他端子(通过下ReRAM设备44连接到位线52处的1.8V)的电势低，并且n沟道存取晶体管54从而因为其栅极到源极电压为0V而关断。通过ReRAM设备42的电流因此流过编程晶体管58，
图8示出了施加到ReRAM单元40以对上ReRAM设备42进行编程(接通)并使下ReRAM设备44处于擦除(关断)状态的电压。通过在正常电路操作期间将输出节点48上拉至VDD，对上ReRAM设备42进行编程并且将下ReRAM设备44保持在擦除(关断)状态会接通开关晶体管56。上ReRAM设备42通过以下方式编程：将顶部位线46偏置为诸如0V的电压，将n沟道编程晶体管58的源极偏置为施加在WLS上的电压(诸如1.8V)，以及从WL线62将n沟道编程晶体管58的栅极偏置以将其接通(诸如通过施加2.5V的偏置)，并且从而在输出节点48上放置1.8V。本领域普通技术人员将观察到，在这些状况下，连接到输出节点48的p沟道存取晶体管50的端子变为其源极，并且连接到上ReRAM设备42的p沟道存取晶体管50的端子由于其处于较低电压电势而变为其漏极。在这些状况下，p沟道存取晶体管50用作共源极电流限制设备，其电流水平由p沟道存取晶体管50的VGS的值设置。将p沟道存取晶体管50的栅极设置为比其源极电压更低的电压(例如，在该示例中为0.9V)以使其接通并控制流过ReRAM设备42的编程电流的量。在任何特定电路设计中，施加到p沟道存取晶体管50的栅极的实际电压将由p沟道存取晶体管50的Vt以及期望流过上ReRAM设备42的电流量来确定。被编程的ReRAM设备的设备几何形状和特性也将影响所期望的编程电流量，并且从而影响栅极电压的选择。跨上ReRAM设备42的电压的极性致使离子从金属电极迁移到ReRAM设备42的固体电解质层中，从而形成桥接连接以将它置于其低电阻状态以便将它接通。如上所述，在根据本发明的编程期间，p沟道存取晶体管50用作电流限制设备以限制上ReRAM设备42中的编程电流和功率耗散。
因为底部位线52也被偏置在0V，所以跨下ReRAM设备44的电势用于防止金属离子从金属电极迁移到其固体电解质层中并且它保持在擦除状态。无论在编程期间施加到n沟道存取晶体管54的偏置(作为非限制性示例，其可以是0V或1.8V或者介于这些值之间的任何电压以降低未编程设备上的应力)如何，都不会对下ReRAM设备44进行编程。
图9和图10分别示出了施加到ReRAM单元40以擦除(关断)下ReRAM设备44的电压以及施加到ReRAM单元40以编程(接通)下ReRAM设备44的电压。通过在正常电路操作期间将输出节点48下拉至接地，对下ReRAM设备44进行编程并且将上ReRAM设备42保持在擦除(关断)状态会在正常操作期间关断开关晶体管56。
图9示出了施加到ReRAM单元40以擦除(关断)下ReRAM设备44的电压。位线46和52被偏置在0V。编程晶体管58被接通并且在输出节点48处放置例如1.8V的电势。连接到输出节点48的p沟道存取晶体管50的端子变为p沟道存取晶体管50的源极，因为其电势比另一个端子(通过上ReRAM设备42连接到0V)的电势高，并且从而由于其栅极到源极电压为零而被关断。通过下ReRAM设备44连接到位线52的n沟道存取晶体管54的端子变为n沟道存取晶体管54的源极，因为其电势比另一个端子(通过上ReRAM设备42连接到0V)的电势低，并且从而由于其栅极到源极电压为1.8V而被接通。这致使电流沿致使形成导电桥的金属离子通过固体电解质朝着离子源迁移回去以消除导电桥的方向流过下ReRAM设备44。
现在参考图10，下ReRAM设备44通过以下方式编程：将顶部位线46和底部位线52都偏置为诸如1.8V的电压，将n沟道编程晶体管58的源极偏置为0V，以及从WL线62将n沟道编程晶体管58的栅极偏置为一定电压以将其接通并在输出节点48上放置0V。本领域普通技术人员将理解，施加到节点WL偏置的电压将取决于编程晶体管58的Vt，并且在示例性实施方案中可以在约0.5V或IV之间。由于编程晶体管58的Vt通常在约0.2V至约0.3V之间，因此该偏置确保了将不会存在跨编程晶体管58的电压下降。开关晶体管56的源极端子和漏极端子被置于足够低的电压，以防止由于过电压而引起的开关晶体管56的栅极的击穿。在编程电势为约1.8V的情况下，无论是对上ReRAM设备42还是对下ReRAM设备44进行编程，在编程期间将开关晶体管的源极端子和漏极端子偏置在约0.9V都会保护开关晶体管栅极。
本领域普通技术人员将观察到，在这些状况下，连接到输出节点48的n沟道存取晶体管54的端子变为其源极，并且连接到下ReRAM设备44的n沟道存取晶体管54的端子由于其处于较高电压电势而变为其漏极。跨下ReRAM设备44的电压的极性致使离子从金属电极迁移到ReRAM设备44的固体电解质层中，从而形成桥接连接以将它置于其低电阻状态以便将它接通。如上所述，响应于选定的栅极电压，n沟道存取晶体管54充当共源极电流限制设备，以便在根据本发明的编程期间限制下ReRAM设备44中的编程电流和功率耗散。在任何特定电路设计中，施加到n沟道存取晶体管54的栅极的实际电压将由n沟道存取晶体管54的Vt以及期望流过下ReRAM设备44的电流量来确定。被编程的ReRAM设备的设备几何形状和特性也将影响所期望的编程电流量，并且从而影响栅极电压的选择。本领域普通技术人员将观察到，因为顶部位线46也偏置在1.8V，所以跨上ReRAM设备42的电势与跨下ReRAM设备44的电压的极性相反，诸如以防止金属离子从金属电极迁移到其固体电解质层中以形成桥接连接以将其置于低电阻状态，并且它保持在擦除状态。不管在编程期间施加到p沟道存取晶体管50的栅极的偏置(作为非限制性示例，该偏置可以是0V或1.8V)如何，都将不会对上ReRAM设备进行编程。
根据图11A所示的本发明的另一个方面，连续增加的编程电流脉冲用于对ReRAM设备进行编程。图11A示出了三个编程电流脉冲70、72和74。电流脉冲70和72由间隔76分开，并且电流脉冲72和74由间隔78分开。连续增加电流脉冲的幅度通过以下方式来实现：通过增加施加到图4A至图4D的n沟道晶体管14的栅极上的电压偏置，或者通过控制供应到与正被编程的ReRAM设备42和44中的一者相关联的图8和图10的p沟道存取晶体管50和n沟道存取晶体管54中的一者的栅极电压。第一脉冲被设置为初始值。使用增加的栅极偏置电压以增加电流驱动来生成每个附加脉冲，使得通过ReRAM设备的固体电解质层的金属长丝的尺寸以受控方式增加。具体地，第一脉冲被选择为不允许足够的电流对设备造成任何损坏，但是足以允许形成初始长丝。例如，第一电流脉冲70之后可以是第二电流脉冲72和第三电流脉冲74。如本领域普通技术人员将理解的，要为任何给定ReRAM设备选择的脉冲宽度和幅度将取决于要采用的脉冲的数量，正被编程的ReRAM设备的设备几何形状和特性，包括固体电解质的厚度和组成以及将用于通过固体电解质形成导电长丝的金属层离子源的组成。此类技术人员将理解，这些选择将是常规的，因为它们是执行ReRAM设备的设备表征的正常部件。可以在脉冲间隔76和/或78期间测量被编程的ReRAM设备的电阻以确定已经对ReRAM进行编程的程度。一旦已经达到目标电阻，则编程脉冲被终止。
根据其中采用两个脉冲的一个示例性非限制性实施方案，典型的第一电流脉冲可以是约10μA，随后是约100μA的第二电流脉冲。较大电流第二脉冲优选地足以将设备驱动到其低电阻状态。
在其他实施方案中，可以采用更大数量的脉冲。根据另一个示例性非限制性实施方案，可以采用三个或更多个脉冲，例如并且如图11A所示，典型的第一电流脉冲可以是约10μA，随后是约50μA的第二电流脉冲、约80μA的第三电流脉冲以及任选地约100μA的第四电流脉冲。同样，根据本发明的该规程的具体实现方式将取决于要采用的脉冲的数量，正被编程的ReRAM设备的设备几何形状和特性，包括固体电解质的厚度和组成以及将用于通过固体电解质形成导电长丝的金属层离子源的组成。此类技术人员将理解，脉冲数量和脉冲的电流幅度的选择将是常规的，并且可以被并入所使用的实际ReRAM设备的设备表征的性能中。
根据图11B所示的本发明的另一个方面，施加到图4B的位线20或图8和图10的WLS线的单独编程电压脉冲的前沿和后沿倾斜到连续增加的水平，这与连续增加施加到图4A至图4D的n沟道晶体管14的栅极，或者施加到与正被编程的ReRAM设备42和44中的一者相关联的图8和图10的p沟道存取晶体管50和n沟道存取晶体管54中的一者的栅极的电压偏置同步。因此，电流脉冲70包括倾斜前沿周期80和倾斜后沿周期82。类似地，电流脉冲72包括倾斜前沿周期84和倾斜后沿周期86，并且电流脉冲74包括倾斜前沿周期88和倾斜后沿周期90。前沿倾斜周期的斜率小于后沿倾斜周期的斜率。
根据图11C所示的本发明的另一个方面，施加到WLS线60的电压偏置是可变倾斜电压偏置，使得初始电场被最小化并在设备开始传导电流后增加。如图11C所示，编程电压在第一前沿倾斜周期92期间倾斜上升到附图标号94处的第一电压值，随后是第二前沿倾斜上升周期96达到附图标号98处的第二电压值。与图11A和图11B所示的实施方案不同，电压脉冲不返回零并且没有脉冲间隔。在附图标号98处的第二电压值随后是后沿倾斜下降周期100，在该后沿倾斜下降周期期间电压下降到零。在脉冲间隔102期间，可以测量正被编程的ReRAM设备的电阻。然后施加第二电压脉冲，该第二电压脉冲具有前沿倾斜上升周期104到附图标号106处的第三较高电压值，随后是后沿倾斜下降周期108，在该后沿倾斜下降周期期间电压下降到零。
作为说明，第一倾斜周期80可以具有到约10μA的电流值的在约100nS与约10μS之间的持续时间。第二倾斜上升周期96可以具有到约80μA的电流值的在约1μS与约100μS之间的持续时间。第三倾斜周期104可以具有到约100μA的电流值的在约1μS与约100μS之间的持续时间。本领域普通技术人员将认识到，这些持续时间和电流值仅是标称值，并且为任何给定ReRAM设备选择的脉冲宽度、倾斜持续时间和幅度将取决于要采用的脉冲的数量，正被编程的ReRAM设备的设备几何形状和特性，包括固体电解质的厚度和组成以及将用于通过固体电解质形成导电长丝的金属层离子源的组成。此类技术人员将理解，这些选择将是常规的，因为它们是执行ReRAM设备的设备表征的正常部件。
根据图11B和11C所示的本发明的各方面，施加到WLS线的电压偏置是可变倾斜电压偏置，使得在下一个脉冲开始时，电场足够缓慢地倾斜上升以免对ReRAM设备施加过高电场，以便允许由电场驱动的金属离子以不会对ReRAM结构造成过度应力的速率扩散通过固体电解质层。因此，当金属长丝达到其最低电阻时，电流极限达到最大值。因此，施加到编程晶体管的源极的WLS偏置电压是与每个电流脉冲一致的倾斜电压。用于编程的该偏置始终具有施加到ReRAM结构的金属离子源的最大正电压，以便将带正电的金属离子驱动到相对侧以降低导通状态的电阻。
在本发明的又一个方面中，也如图11C所示，可以合并单独编程脉冲的序列，使得第一脉冲94的并非返回跨ReRAM设备的零电势的结束实际上将开始到下一个较高电流水平98的倾斜上升周期96。
在对图10中的ReRAM设备44进行编程的情况下，电流限制设备可以是WL线62的晶体管或n沟道存取晶体管54。优选地，n沟道存取晶体管54提供电流极限。这是由于以下事实：随着电流开始流动，跨WL线62的晶体管的IR降将减小n沟道存取晶体管54的Vgate至Vsource电势，由此在其接近编程脉冲结束时减小电流极限并减小设备上的应力。
根据本发明的另一个方面，可以在晶圆分类时确定晶圆上的ReRAM设备的群体的特性，并且然后可以将常数加载到单独管芯中，从而限定要用于对设备进行编程的脉冲的数量和幅度以及倾斜率。
现在参考图12，流程图示出了根据本发明的示例性编程方法110。可以通过与各种位线和字线通信的控制电路来实现这种方法。这种控制电路可以在外部编程器中实现，或者在内部作为集成电路的控制电路(诸如FPGA)的一部分实现。该方法在附图标号112处开始。在附图标号112处，提供与ReRAM设备串联的共源极电流限制晶体管。这在图4A以及图8和图10中示出，其中ReRAM设备12和n沟道晶体管14(图4A)、ReRAM设备42和p沟道存取晶体管50(图8)、以及ReRAM设备44和n沟道存取晶体管54(图10)的串联组合。
在附图标号116处，并且如图11A所示，将具有连续更高电压的栅极电压脉冲施加到电流限制晶体管的栅极。在附图标号118处，与栅极电压脉冲同步地将具有连续更高电压的倾斜电压脉冲施加在电流限制晶体管和ReRAM设备的串联组合上。图11B和图11C示出了此类倾斜电压脉冲的示例。
在附图标号120处，在栅极电压脉冲和倾斜电压脉冲的连续脉冲之间的间隔期间测量ReRAM设备的电阻。在附图标号122处，当ReRAM设备的电阻减少到低于阈值时，终止栅极电压脉冲和倾斜电压脉冲。该方法在附图标号124处结束。
本发明改善了集成电路上的典型ReRAM存储器单元的耐久性。图13A是示出了在根据现有技术对单元进行编程时的2,000个周期的耐久性测试中的典型ReRAM单元的接通电阻和关断电阻的分布的图，这些现有技术使用图1A所示的不足以确保避免以后对ReRAM设备的固体电解质的损坏的电路和技术来限制编程电流。n沟道晶体管14的栅极被设置为0.9V(即，简单地接通n沟道晶体管14)，并且WLS偏置电压以例如0.6V/秒倾斜。大量的单元不会以确定状态结束。这些单元可以在下一个编程周期中被“固定”，然而这不会解决导致卡位的过度应力的问题。
图13B是示出了在根据本发明的原理对单元进行编程时的2,000个周期的耐久性测试中的图4A中描绘类型的典型ReRAM单元的接通电阻和关断电阻的分布的图，本发明的原理使用在n沟道晶体管14的栅极最初被设置为0.5V的情况下形成的初始受控电流脉冲，并且然后在n沟道晶体管14的栅极被设置为0.9V的情况(即，简单地接通n沟道晶体管14)下提供稍后的全脉冲，并且偏置电压以例如0.06V/秒更缓慢地倾斜。对于任何给定的实际设计，应当凭经验将最大倾斜率确定为足够缓慢的，以避免损坏设计中使用的ReRAM设备的固体电解质层。可以看出，显著更少的单元最终处于不确定状态。
虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。

Claims (17)

1.一种ReRAM单元，包括：
输出节点，所述输出节点耦接到电流源；
ReRAM设备，所述ReRAM设备具有离子源端部和固体电解质端部，所述离子源端部耦接到所述输出节点；和
存取晶体管，所述存取晶体管耦接在与所述ReRAM单元相关联的第一位线和所述ReRAM设备的所述固体电解质端部之间，所述存取晶体管的栅极耦接到与所述ReRAM单元相关联的字线。
2.根据权利要求1所述的ReRAM单元，其特征在于，所述电流源包括耦接到与所述ReRAM单元相关联的第二位线的电流源晶体管。
3.根据权利要求1所述的ReRAM单元，其特征在于，所述存取晶体管包括n沟道晶体管。
4.根据权利要求1所述的ReRAM单元，其特征在于，所述电流源至少包括一个p沟道晶体管。
5.一种ReRAM单元，包括：
第一位线；
第二位线；
输出节点；
上拉式ReRAM设备，所述上拉式ReRAM设备具有离子源端部和固体电解质端部，所述上拉式ReRAM设备的所述固体电解质端部耦接到所述第一位线；
第一存取晶体管，所述第一存取晶体管耦接在所述上拉式ReRAM设备的所述离子源端部与所述输出节点之间；
下拉式ReRAM设备，所述下拉式ReRAM设备具有离子源端部和固体电解质端部，所述下拉式ReRAM设备的所述离子源端部耦接到所述第二位线；和
第二存取晶体管，所述第二存取晶体管耦接在所述下拉式ReRAM设备的所述固体电解质端部与所述输出节点之间。
6.根据权利要求5所述的ReRAM单元，其特征在于，进一步包括耦接在所述输出节点和字线源节点之间的编程晶体管，所述编程晶体管的栅极耦接到与所述ReRAM单元相关联的字线。
7.根据权利要求6所述的ReRAM单元，其特征在于，所述编程晶体管包括n沟道晶体管。
8.根据权利要求5所述的ReRAM单元，其特征在于：
所述第一存取晶体管包括p沟道晶体管；并且
所述第二存取晶体管包括n沟道晶体管。
9.一种用于对根据权利要求1-4中的任一项所述的ReRAM单元进行编程的方法，所述方法包括：
通过将所述存取晶体管配置为共源极配置的编程电势来偏置所述ReRAM单元；以及
向所述存取晶体管的栅极施加至少一个编程电压脉冲，所述编程电压脉冲的量值被选择为将编程电流限制为预选值。
10.根据权利要求9所述的方法，其特征在于，所述至少一个编程电压脉冲包括至少两个编程电压脉冲，每个电压编程脉冲随后是间隔；
在每个间隔期间，测量所述ReRAM设备的电阻。
11.根据权利要求9所述的方法，其特征在于，所述至少一个编程电压脉冲以第一倾斜率从零伏倾斜上升至最大电压，并且然后以第二倾斜率从所述最大电压倾斜下降至零伏。
12.根据权利要求11所述的方法，其特征在于，所述第二倾斜率比所述第一倾斜率更快。
13.根据权利要求11所述的方法，其特征在于，凭经验选择所述第一倾斜率以防止对所述ReRAM设备中的固体电解质层的损坏。
14.根据权利要求9所述的方法，其特征在于：
所述至少一个编程电压脉冲包括至少两个编程电压脉冲，每个电压编程脉冲随后是间隔；
第一至少一个编程电压脉冲以第一倾斜率从零伏倾斜上升至最大电压，并且然后以第二倾斜率从所述最大电压倾斜下降至零伏；并且
每个连续编程电压脉冲的所述最大电压大于紧接在前的编程电压脉冲的所述最大电压。
15.根据权利要求14所述的方法，其特征在于，所述第二倾斜率比所述第一倾斜率更快。
16.根据权利要求9所述的方法，其特征在于，所述至少一个编程电压脉冲包括：
第一编程电压脉冲，所述第一编程电压脉冲以第一倾斜率从零伏倾斜上升至第一最大电压，并且然后以第二倾斜率从所述第一最大电压倾斜上升至第二最大电压，所述第二最大电压高于所述第一最大电压，并且然后以第三倾斜率从所述第二最大电压倾斜下降至零伏；
第二编程电压脉冲，所述第二编程电压脉冲以第四倾斜率从零伏倾斜上升至第三最大电压，所述第三最大电压高于所述第二最大电压，并且然后以第五倾斜率从所述第三最大电压倾斜下降至零伏。
17.根据权利要求16所述的方法，其特征在于：
所述第三倾斜率比所述第一倾斜率和所述第二倾斜率更快；并且
所述第五倾斜率比所述第四倾斜率更快。
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