JP2008182083A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2008182083A
JP2008182083A JP2007014862A JP2007014862A JP2008182083A JP 2008182083 A JP2008182083 A JP 2008182083A JP 2007014862 A JP2007014862 A JP 2007014862A JP 2007014862 A JP2007014862 A JP 2007014862A JP 2008182083 A JP2008182083 A JP 2008182083A
Authority
JP
Japan
Prior art keywords
film
memory
ferroelectric
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007014862A
Other languages
English (en)
Inventor
Toru Ozaki
徹 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007014862A priority Critical patent/JP2008182083A/ja
Priority to US12/020,210 priority patent/US7816717B2/en
Publication of JP2008182083A publication Critical patent/JP2008182083A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Abstract

【課題】メモリセルを微細化し、ユニットセルのセレクトトランジスタ部のジャンパー配線の面積を縮小する。
【解決手段】強誘電体メモリ４０では、セレクトトランジスタ部にはビット線コンタクトＢＬＣ１としてのビア１０を介してビット線ＢＬに接続され、ソース／ドレイン領域２上に形成されるビア６に接続されるジャンパー配線ＣＤ１１としてのキャパシタ電極膜７が設けられる。メモリセル部にはメモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが複数個直列接続される。強誘電体キャパシタでは、メモリセル部上に半導体基板１に対して並行に、ソース／ドレイン領域２上に形成されるビア６に接続されるキャパシタ電極膜７と強誘電体膜８が交互に繰り返し形成される。
【選択図】図３

Description

本発明は、強誘電体メモリデバイスに関する。
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、或いはＲＲＡＭ（Resistive Random Access Memory）などがある。強誘電体メモリであるＦｅＲＡＭでは、エリアペナルティの観点から、キャパシタ電極とメモリトランジスタのソース或いはドレインとの電気的接続を導電性コンタクトプラグ（ビア）により実現する、いわゆるＣＯＰ（capacitor on plug）キャパシタ構造が使用される。また、動作マージンを増加させるために、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルを直列に接続したＴＣユニット直列型ＦｅＲＡＭ（Ｃｈａｉｎ ＦｅＲＡＭとも呼称される）が提案されている。ＴＣユニット直列型ＦｅＲＡＭでは、ユニットセルの集合であるブロックを選択するためのトランジスタが必要であり、特に、ビット線（ＢＬ）側とビット線バー（ＢＬ／）側では別のトランジスタにより形成させることが望ましい。この構成では、必ず通過するだけのユニットセルのセレクトトランジスタが必要であり、ユニットセルのセレクトトランジスタによりメモリセル面積が増大する。エリアペナルティの削減方法として、上部電極と下部電極を別工程で加工形成するＴＣユニット直列型ＦｅＲＡＭのプラグと下部電極を用いたジャンパー配線形成方法が提案されている（例えば、特許文献１参照。）。
ところが、特許文献１などに記載されているＴＣユニット直列型ＦｅＲＡＭでは、微細化が進行すると上部電極や下部電極の合わせズレ余裕がなくなり、更なる微細化が困難になるという問題点がある。
特開２００４−９４０２２号公報
本発明は、メモリセルの微細化ができ、ユニットセルのセレクトトランジスタ部のジャンパー配線の面積を縮小できる半導体記憶装置及びその製造方法を提供する。
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、前記メモリトランジスタ上に設けられ、前記メモリトランジスタのソース或いはドレインに接続される第１の電極膜、前記メモリトランジスタのドレイン或いはソースに接続される第２の電極膜、及び前記第１の電極膜と前記第２の電極膜の間に設けられる強誘電体膜から構成される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、前記セレクトトランジスタのソース及びドレインに接続され、ビット線コンタクトを介してビット線に接続される第３の電極膜とを備えるセレクトトランジスタ部とを具備し、前記第１、第２、及び第３の電極膜は材質及び膜質が同一のものであることを特徴とする。
更に、本発明の一態様の半導体記憶装置の製造方法は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、前記メモリトランジスタのソース或いはドレインの上側に前記メモリトランジスタのソース或いはドレインに接続される第１の電極膜、前記メモリトランジスタのドレイン或いはソースの上側に前記メモリトランジスタのドレイン或いはソースに接続される第２の電極膜、及び前記セレクトトランジスタのソース及びドレインの上側に前記セレクトトランジスタのソース及びドレインに接続される第３の電極膜を形成する工程と、前記第１の電極膜と前記第２の電極膜の間に強誘電体膜を形成する工程と、前記第３の電極膜上にビット線コンタクトを形成する工程とを具備することを特徴とする。
本発明によれば、メモリセルの微細化ができ、ユニットセルのセレクトトランジスタ部のジャンパー配線の面積を縮小できる半導体記憶装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す上面図、図２は強誘電体メモリを示す回路図、図３は図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図、図４は図１のＢ−Ｂ線に沿う強誘電体メモリのメモリセル部を示す断面図である。本実施例では、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルを直列に接続したＴＣユニット直列型ＦｅＲＡＭであるＣｈａｉｎ ＦｅＲＡＭ（Ferroelectric Random Access Memory）のジャンパー配線とキャパシタ電極を同一工程で形成している。
図１に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０には、ＳＴＩ（Shallow Trench Isolation）領域により素子分離された素子領域が設けられる。素子領域（ビット線ＢＬ）には、ジャンパー配線ＣＤ１１、キャパシタ電極ＣＤ１ａ乃至ＣＤ１ｅ、及び強誘電体膜ＣＰ１ａ乃至ＣＰ１ｅが設けられる。素子領域（ビット線ＢＬ／）には、ジャンパー配線ＣＤ２２、キャパシタ電極ＣＤ２ａ乃至ＣＤ２ｅ、及び強誘電体膜ＣＰ２ａ乃至ＣＰ２ｅが設けられる。
ジャンパー配線ＣＤ１１はビット線コンタクトＢＬＣ１を介して図示しないビット線ＢＬに接続され、ジャンパー配線ＣＤ２２はビット線コンタクトＢＬＣ２を介して図示しないビット線ＢＬ／に接続される。
キャパシタ電極ＣＤ１ａ、強誘電体膜ＣＰ１ａ、及びキャパシタ電極ＣＤ１ｂは強誘電体キャパシタを構成し、キャパシタ電極ＣＤ２ａ、強誘電体膜ＣＰ２ａ、及びキャパシタ電極ＣＤ２ｂは強誘電体キャパシタを構成する。キャパシタ電極ＣＤ１ｂ、強誘電体膜ＣＰ１ｂ、及びキャパシタ電極ＣＤ１ｃは強誘電体キャパシタを構成し、キャパシタ電極ＣＤ２ｂ、強誘電体膜ＣＰ２ｂ、及びキャパシタ電極ＣＤ２ｃは強誘電体キャパシタを構成する。キャパシタ電極ＣＤ１ｃ、強誘電体膜ＣＰ１ｃ、及びキャパシタ電極ＣＤ１ｄは強誘電体キャパシタを構成し、キャパシタ電極ＣＤ２ｃ、強誘電体膜ＣＰ２ｃ、及びキャパシタ電極ＣＤ２ｄは強誘電体キャパシタを構成する。キャパシタ電極ＣＤ１ｄ、強誘電体膜ＣＰ１ｄ、及びキャパシタ電極ＣＤ１ｅは強誘電体キャパシタを構成し、キャパシタ電極ＣＤ２ｄ、強誘電体膜ＣＰ２ｄ、及びキャパシタ電極ＣＤ２ｅは強誘電体キャパシタを構成する。
横方向に並列配置される素子領域（ビット線ＢＬ）及び素子領域（ビット線ＢＬ／）には、セレクト線電極ＤＳ１、ＤＳ１１、及びＤＢ２と、ワード線電極ＤＷＬ１乃至ＤＷＬ５とが互いに離間され、縦方向に並列配置される。
セレクトトランジスタ部のセレクト線電極ＤＳ１、ＤＳ１１、及びＤＢ２と素子領域（ビット線ＢＬ）及び素子領域（ビット線ＢＬ／）とが交差する部分にセレクトトランジスタが設けられ、メモリセル部のワード線電極ＤＷＬ１乃至ＤＷＬ５と素子領域（ビット線ＢＬ）及び素子領域（ビット線ＢＬ／）とが交差する部分にメモリトランジスタが設けられる。ここでは、ワード線電極ＤＷＬ５以降については図示していない。
図２に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０には、ユニットセル、ワード線選択回路１、及びセンスアンプ２が設けられる。ユニットセルには、第１のメモリセル部、セレクトトランジスタ部、及び第２のメモリセル部が設けられる。
第１のメモリセル部では、ビット線ＢＬに平行して、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルが８個直列接続（縦続接続ともいう）され、ビット線ＢＬ／に平行して、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルが８個直列接続される。メモリトランジスタＭＴ１ａと強誘電体キャパシタＫＣ１ａ、メモリトランジスタＭＴ１ｈと強誘電体キャパシタＫＣ１ｈ、メモリトランジスタＭＴ２ａと強誘電体キャパシタＫＣ２ａ、メモリトランジスタＭＴ２ｈと強誘電体キャパシタＫＣ２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース或いはドレインが強誘電体キャパシタの一端に接続され、メモリトランジスタのドレイン或いはソースが強誘電体キャパシタの他端に接続される。
メモリトランジスタＭＴ１ａ及びＭＴ２ａのゲートは、ワード線ＷＬ１に接続され、メモリトランジスタＭＴ１ｈ及びＭＴ２ｈのゲートは、ワード線ＷＬ８に接続される。メモリトランジスタＭＴ１ｈと強誘電体キャパシタＫＣ１ｈは、プレート線ＰＬ１に接続され、メモリトランジスタＭＴ２ｈと強誘電体キャパシタＫＣ２ｈは、プレート線ＰＬ２に接続される。
第２のメモリセル部では、ビット線ＢＬに平行して、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルが８個直列接続され、ビット線ＢＬ／に平行して、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルが８個直列接続される。メモリトランジスタＭＴ１１ａと強誘電体キャパシタＫＣ１１ａ、メモリトランジスタＭＴ１１ｈと強誘電体キャパシタＫＣ１１ｈ、メモリトランジスタＭＴ２２ａと強誘電体キャパシタＫＣ２２ａ、メモリトランジスタＭＴ２２ｈと強誘電体キャパシタＫＣ２２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース或いはドレインが強誘電体キャパシタの一端に接続され、メモリトランジスタのドレイン或いはソースが強誘電体キャパシタの他端に接続される。
メモリトランジスタＭＴ１１ａ及びＭＴ２２ａのゲートは、ワード線ＷＬＡ１に接続され、メモリトランジスタＭＴ１１ｈ及びＭＴ２２ｈのゲートは、ワード線ＷＬＡ８に接続される。メモリトランジスタＭＴ１１ｈと強誘電体キャパシタＫＣ１１ｈは、プレート線ＰＬ１１に接続され、メモリトランジスタＭＴ２２ｈと強誘電体キャパシタＫＣ２２ｈは、プレート線ＰＬ２２に接続される。
セレクトトランジスタ部は、第１のメモリセル部と第２のメモリセル部の間に設けられ、ビット線ＢＬに平行して、直列接続（縦続接続ともいう）されるセレクトトランジスタＣＴ１及びＣＴ２が設けられ、ビット線ＢＬ／に平行して、直列接続されるセレクトトランジスタＣＴ１１及びＣＴ１２が設けられる。
セレクトトランジスタＣＴ１のゲートはセレクト線ＢＳ１に接続され、セレクトトランジスタＣＴ２のゲートはセレクト線ＢＳ２に接続され、セレクトトランジスタＣＴ１１のゲートはセレクト線ＢＳ１１に接続され、セレクトトランジスタＣＴ１２のゲートはセレクト線ＢＳ１２に接続される。
セレクトトランジスタＣＴ１のソース或いはドレインは、メモリトランジスタＭＴ１ａ及び強誘電体キャパシタＫＣ１ａに接続され、セレクトトランジスタＣＴ２のソース或いはドレインは、メモリトランジスタＭＴ１１ａ及び強誘電体キャパシタＫＣ１１ａに接続され、セレクトトランジスタＣＴ１１のソース或いはドレインは、メモリトランジスタＭＴ２ａ及び強誘電体キャパシタＫＣ２ａに接続され、セレクトトランジスタＣＴ１２のソース或いはドレインは、メモリトランジスタＭＴ２２ａ及び強誘電体キャパシタＫＣ２２ａに接続される。
セレクトトランジスタＣＴ１とセレクトトランジスタＣＴ２の間のソース或いは、ビット線コンタクトＢＣＬ１を介してビット線ＢＬに接続され、セレクトトランジスタＣＴ１１とセレクトトランジスタＣＴ１２の間のソース或いはドレインは、ビット線コンタクトＢＣＬ２を介してビット線ＢＬ／に接続される。
ワード線選択回路１は、ワード線ＷＬ１乃至ＷＬ８、及びワード線ＷＬＡ１乃至ＷＬＡ８を介して、第１及び第２のメモリセル部のメモリトランジスタのゲートに、それぞれワード線制御信号を出力する。ワード線制御信号にもとづいて第１及び第２のメモリセル部のメモリトランジスタが“ＯＮ”、“ＯＦＦ”動作し、強誘電体キャパシタに情報が記憶される。
センスアンプ２は、ビット線ＢＬ及びビット線ＢＬ／に接続され、セレクトトランジスタ及びビット線コンタクトを介して、第１及び第２のメモリセル部に記憶されるデータを入力し、その情報を増幅出力する。
図３に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０では、半導体基板１上に、半導体基板１とは逆導電型のメモリトランジスタのソース／ドレイン領域２が選択的に設けられる。ソース／ドレイン領域２間の上部にゲート絶縁膜３を介してゲート電極膜４が選択的に設けられる。層間絶縁膜５がソース／ドレイン領域２、ゲート絶縁膜３、及びゲート電極膜４を覆うように設けられる。
ソース／ドレイン領域２の一部を露出するように、層間絶縁膜５に開口部が設けられ、開口部にビア（プラグ）６が埋設される。ビア（プラグ）６上には、ビア（プラグ）６と接続されるキャパシタ電極膜７が設けられる。なお、セレクトトランジスタＣＴ２のソース及びドレイン上に設けられるキャパシタ電極膜７は、ジャンパー配線ＣＤ１１となる。セレクトトランジスタＣＴ１とメモリトランジスタＭＴ１ａの間のソース／ドレイン領域２上のキャパシタ電極膜７は、キャパシタ電極ＣＤ１ａとなる。メモリトランジスタＭＴ１ａとメモリトランジスタＭＴ１ｂの間のソース／ドレイン領域２上のキャパシタ電極膜７は、キャパシタ電極ＣＤ１ｂとなる。
キャパシタ電極ＣＤ１ａとなるキャパシタ電極膜７とキャパシタ電極ＣＤ１ｂとなるキャパシタ電極膜７の間には、強誘電体膜８（図１の強誘電体膜ＣＰ１ａに対応）が選択的に設けられ、キャパシタ電極ＣＤ１ｂとなるキャパシタ電極膜７とキャパシタ電極ＣＤ１ｃとなるキャパシタ電極膜７の間には、強誘電体膜８（図１の強誘電体膜ＣＰ１ｂに対応）が選択的に設けられる。
層間絶縁膜５、キャパシタ電極膜７、及び強誘電体膜８上には、層間絶縁膜９が設けられる。ジャンパー配線ＣＤ１１となるキャパシタ電極膜７の一部を露出するように、層間絶縁膜９に開口部が設けられ、開口部にビア（プラグ）１０（図１のビット線コンタクトＢＬＣ１に対応）が埋設される。層間絶縁膜９及びビア（プラグ）１０上には、ビア（プラグ）１０と接続されるビット線ＢＬに対応する配線層１０が設けられる。
図４に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０では、半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）１２で分離されるソース／ドレイン領域２が設けられる。ソース／ドレイン領域２上にビア（プラグ）６が設けられ、ビア（プラグ）６上にビア（プラグ）６と接続されるキャパシタ電極膜７が設けられる。キャパシタ電極ＣＤ１ｂとしてのキャパシタ電極膜７上には層間絶縁膜９を介してビット線ＢＬとしての配線層１１が設けられ、キャパシタ電極ＣＤ２ｂとしてのキャパシタ電極膜７上には層間絶縁膜９を介してビット線ＢＬ／としての配線層１１が設けられる。
次に、強誘電体メモリの製造方法について、図５乃至図９を参照して説明する。図５乃至図９は強誘電体メモリの製造工程を示す断面図である。
図５に示すように、まず、半導体基板１上に、ゲート絶縁膜３及びゲート電極膜４を選択的に形成する。積層されるゲート絶縁膜３及びゲート電極膜４の間の半導体基板１上にソース／ドレイン領域２を形成する。ソース／ドレイン領域２、ゲート絶縁膜３、及びゲート電極膜４上に層間絶縁膜５を形成する。ソース／ドレイン領域２上の層間絶縁膜５をエッチング開口し、ソース／ドレイン領域２の一部が露呈された開口部に、例えばＷ（タングステン）からなるビア（プラグ）６を埋設する。
次に、図６に示すように、層間絶縁膜５及びビア（プラグ）６上にキャパシタ電極膜７を形成し、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてキャパシタ電極となる領域以外の部分のキャパシタ電極膜７をエッチング除去する。ＲＩＥは、層間絶縁膜５に対してキャパシタ電極膜７のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。ここで、キャパシタ電極膜７にはＰｔ（白金）を用いているが、Ｉｒ（イリジウム）やＩｒＯ２などを用いてもよい。
続いて、図７に示すように、層間絶縁膜５及びキャパシタ電極膜７上に強誘電体膜８を形成する。ここで、強誘電体膜８には、ＰＺＴ（チタン酸ジルコン酸鉛 ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などを用いてもよい。
そして、図８に示すように、例えば、ＲＩＥ法を用いて強誘電体キャパシタとなる領域以外の部分の強誘電体膜８をエッチング除去する。ＲＩＥは、層間絶縁膜５及びキャパシタ電極膜７に対して強誘電体膜８のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。
次に、図９に示すように、層間絶縁膜５、キャパシタ電極膜７、及び強誘電体膜８上に層間絶縁膜９を形成する。ジャンパー配線ＣＤ１１となるキャパシタ電極膜７の一部を露出するように、層間絶縁膜９に開口部を設け、開口部にビア（プラグ）１０を埋設する。層間絶縁膜９及びビア（プラグ）１０上に、ビア（プラグ）１０に接続する配線層１１を形成する。配線層１１を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チェーンＦｅＲＡＭとしての強誘電体メモリ４０が完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、セレクトトランジスタ部にはビット線コンタクトＢＬＣ１としてのビア１０を介してビット線ＢＬに接続され、ソース／ドレイン領域２上に形成されるビア６に接続されるジャンパー配線ＣＤ１１としてのキャパシタ電極膜７が設けられる。メモリセル部にはメモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが複数個直列接続される。強誘電体キャパシタでは、メモリセル部上に半導体基板１に対して並行に、ソース／ドレイン領域２上に形成されるビア６に接続されるキャパシタ電極膜７と強誘電体膜８が交互に繰り返し形成される（ただし、両側の終端部にはキャパシタ電極膜７が形成される）。
このため、セレクトトランジスタ部のジャンパー配線をキャパシタ電極と同じ工程で形成できるので、Ｃｈａｉｎ ＦｅＲＡＭの微細化が進行してもメモリセル部と同一のスケーラビリティでセレクトトランジスタ部の面積を縮小化することができる。
なお、本実施例では、ビット線ＢＬ或いはビット線ＢＬ／に対して並列配置され、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルを直列に８個（８ｂｉｔ）接続しているが、必ずしもこの数に限定されるものではなく、任意の複数個に設定してよい。
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１０は強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭの強誘電体キャパシタ及びジャンパー配線部の構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１０に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０ａでは、セレクトトランジスタＣＴ２のソース及びドレイン上にビア（プラグ）６と接続される下部電極膜２１が、セレクトトランジスタＣＴ１とメモリトランジスタＭＴ１ａの間のソース／ドレイン領域２上にビア（プラグ）６と接続される下部電極膜２１が、メモリトランジスタＭＴ１ｂとメモリトランジスタＭＴ１ｃの間のソース／ドレイン領域２上にビア（プラグ）６と接続される下部電極膜２１が、それぞれ設けられる。下部電極膜２１上には、強誘電体膜２２及び上部電極膜２３が積層形成される。積層形成される下部電極膜２１、強誘電体膜２２、及び上部電極膜２３上と、層間絶縁膜５上には、層間絶縁膜９が設けられる。
ここで、下部電極膜２１、上部電極膜２３には、Ｐｔ（白金）を用いているが、Ｉｒ（イリジウム）やＩｒＯ２などを用いてもよい。強誘電体膜２２には、ＰＺＴ（チタン酸ジルコン酸鉛 ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などを用いてもよい。
セレクトトランジスタＣＴ２のソース及びドレイン上に設けられる強誘電体膜２２、上部電極膜２３、及び層間絶縁膜９には、下部電極膜２１を露呈するように開口部が設けられ、この開口部にはビット線コンタクトＢＬＣ１としてのビア（プラグ）１０ａが埋設される。メモリトランジスタＭＴ１ａとメモリトランジスタＭＴ１ｂの間のビア（プラグ）６上には、ビア（プラグ）６を露呈するように開口部が設けられ、この開口部にはビア（プラグ）１０ｂが埋設される。セレクトトランジスタＣＴ１とメモリトランジスタＭＴ１ａの間と、メモリトランジスタＭＴ１ｂとメモリトランジスタＭＴ１ｃの間の上部電極膜２３上には、上部電極膜２３を露呈するように開口部がそれぞれ設けられ、この開口部にはビア（プラグ）１０ｃが埋設される。ここで、ビア（プラグ）１０ａは下部電極膜２１に接続され、ビア（プラグ）１０ａ、下部電極膜２１、強誘電体膜２２、及び上部電極膜２３から構成される部分がジャンパー配線部として機能する。
ビア（プラグ）１０ａ上にビア（プラグ）１０ａと接続される配線層２４が、ビア（プラグ）１０ｂ及び１０ｃ上にビア（プラグ）１０ｂ及び１０ｃと接続される配線層２４がそれぞれ設けられる。層間絶縁膜９及び配線層２４上には層間絶縁膜２５が設けられる。ビア（プラグ）１０ａに接続される配線層２４上には、配線層２４を露呈するように開口部が設けられ、この開口部にはビア（プラグ）２６が埋設される。層間絶縁膜２５及びビア（プラグ）２６上には、ビア（プラグ）２６と接続されるビット線ＢＬとしての配線層２７が設けられる。
次に、強誘電体メモリの製造方法について、図１１乃至１４を参照して説明する。図１１乃至１４は強誘電体メモリの製造工程を示す断面図である。ここでは、ビア（プラグ）６までの工程は実施例１と同様なので説明を省略する。
図１１に示すように、下部電極膜２１、強誘電体膜２２、及び上部電極膜２３を順次積層形成し、例えば、ＲＩＥ法を用いてジャンパー配線部及び強誘電体キャパシタとなる領域以外の部分の下部電極膜２１、強誘電体膜２２、及び上部電極膜２３をエッチング除去する。ＲＩＥは、層間絶縁膜５に対して下部電極膜２１、強誘電体膜２２、及び上部電極膜２３のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。
次に、図１２に示すように、層間絶縁膜５、下部電極膜２１、強誘電体膜２２、及び上部電極膜２３上に層間絶縁膜９を形成する。メモリセル部のビア開口部形成用として、周知のリソグラフィー技術を用いてレジスト膜３２を形成する。このレジスト膜３２をマスクとして、例えばＲＩＥ法を用いて層間絶縁膜９をエッチング除去し、開口部３１ａ及び３１ｂを形成する。ここで、開口部３１ｂの部分の層間絶縁膜９が開口部３１ａの部分の層間絶縁膜９よりも厚いので、ＲＩＥはビア（プラグ）６及び上部電極膜２３に対して層間絶縁膜９のエッチング速度の大きい（選択比大）条件を用いるのが好ましい。ＲＩＥ後このレジスト膜３２を剥離する。
続いて、図１３に示すように、セレクトトランジスタ部のビア開口部形成用として、周知のリソグラフィー技術を用いてレジスト膜３２を形成する。この時開口部３１ａ及び３１ｂはレジスト膜３２で覆う。このレジスト膜３２をマスクとして、例えばＲＩＥ法を用いて層間絶縁膜９、上部電極膜２３、及び強誘電体膜２２をエッチング除去し、下部電極膜２１を露呈するように開口部３１ｃを形成する。ＲＩＥ後このレジスト膜３２を剥離する。
そして、図１４に示すように、開口部３１ａにビア（プラグ）１０ｃ、開口部３１ｂにビア（プラグ）１０ｂ、開口部３１ｃにビア（プラグ）１０ａをそれぞれ埋設する。ビア（プラグ）１０ａ及び層間絶縁膜９上にビア（プラグ）１０ａと接続する配線層２４、ビア（プラグ）１０ｂ、ビア（プラグ）１０ｃ、及び層間絶縁膜９上にビア（プラグ）１０ｂ及びビア（プラグ）１０ｃと接続する配線層２４をそれぞれ形成する。
次に、層間絶縁膜９及び配線層２４上に層間絶縁膜２５を形成する。ビア（プラグ）１０ａを露呈するように、ジャンパー配線部のビア（プラグ）１０ａ上の層間絶縁膜２５をエッチング開口し、開口部にビア（プラグ）２６を埋設する。ビア（プラグ）２６及び層間絶縁膜２５上に、ビア（プラグ）２６と接続するビット線ＢＬとしての配線層２７を形成する。配線層２７を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チェーンＦｅＲＡＭとしての強誘電体メモリ４０ａが完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、セレクトトランジスタ部には下部電極膜２１、強誘電体膜２２、上部電極膜２３、及びビット線コンタクトＢＬＣ１としてのビア１０ａから構成されるジャンパー配線部が設けられる。ビア１０ａは、層間絶縁膜９、上部電極膜２３、及び強誘電体膜２２をエッチング開口された開口部に埋設される。ビア１０ａの上部はビット線ＢＬに接続され、ビア１０ａの下部はソース／ドレイン領域２上のビア６に接する下部電極膜２１に接続される。メモリセル部にはメモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが複数個直列接続される。下部電極膜２１、強誘電体膜２２、及び上部電極膜２３が積層形成される強誘電体キャパシタがソース／ドレイン領域２上のビア６に接続形成される。
このため、セレクトトランジスタ部のジャンパー配線を最小限の工程追加をするだけで形成できるので、Ｃｈａｉｎ ＦｅＲＡＭの微細化が進行してもメモリセル部と同一のスケーラビリティでセレクトトランジスタ部の面積を縮小化することができる。
本実施例では、開口部３１ａ及び３１ｂを先に形成しているが、開口部３１ａ及び３１ｂと開口部３１ｃの形成順序を入れ替えて開口部３１ｃを先に形成してもよい。
次に、本発明の実施例３に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１５は強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭのジャンパー配線部の構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１５に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）４０ｂでは、セレクトトランジスタＣＴ２のソース及びドレイン上にビア（プラグ）６と接続される下部電極膜２１が、セレクトトランジスタＣＴ１とメモリトランジスタＭＴ１ａの間のソース／ドレイン領域２上にビア（プラグ）６と接続される下部電極膜２１が、メモリトランジスタＭＴ１ｂとメモリトランジスタＭＴ１ｃの間のソース／ドレイン領域２上にビア（プラグ）６と接続される下部電極膜２１が、それぞれ設けられる。セレクトトランジスタ部の下部電極膜２１上には、下部電極膜２１と接続される上部電極膜２３が形成される。メモリセル部の下部電極膜２１上には、強誘電体膜２２及び上部電極膜２３が積層形成される。セレクトトランジスタ部の積層形成される下部電極膜２１及び上部電極膜２３上と、メモリセル部の積層形成される下部電極膜２１、強誘電体膜２２、及び上部電極膜２３上と、層間絶縁膜５上には、層間絶縁膜９が設けられる。
セレクトトランジスタＣＴ２のソース及びドレイン上に設けられる上部電極膜２３上には、上部電極膜２３を露呈するように開口部が設けられ、この開口部にはビット線コンタクトＢＬＣ１としてのビア（プラグ）１０が埋設される。メモリトランジスタＭＴ１ａとメモリトランジスタＭＴ１ｂの間のビア（プラグ）６上には、ビア（プラグ）６を露呈するように開口部が設けられ、この開口部にはビア（プラグ）１０が埋設される。セレクトトランジスタＣＴ１とメモリトランジスタＭＴ１ａの間と、メモリトランジスタＭＴ１ｂとメモリトランジスタＭＴ１ｃの間の上部電極膜２３上には、上部電極膜２３を露呈するように開口部がそれぞれ設けられ、この開口部にはビア（プラグ）１０が埋設される。ここで、セレクトトランジスタ部のビア（プラグ）１０は上部電極膜２３に接続され、ビア（プラグ）１０、上部電極膜２３、及び下部電極膜２１から構成される部分がジャンパー配線部として機能する。
セレクトトランジスタ部のビア（プラグ）１０上にビア（プラグ）１０と接続される配線層２４が、メモリセル部のビア（プラグ）１０上にビア（プラグ）１０と接続される配線層２４がそれぞれ設けられる。層間絶縁膜９及び配線層２４上には層間絶縁膜２５が設けられる。セレクトトランジスタ部のビア（プラグ）１０に接続される配線層２４上には、配線層２４を露呈するように開口部が設けられ、この開口部にはビア（プラグ）２６が埋設される。層間絶縁膜２５及びビア（プラグ）２６上には、ビア（プラグ）２６と接続されるビット線ＢＬとしての配線層２７が設けられる。
次に、強誘電体メモリの製造方法について、図１６及び図１７を参照して説明する。図１６及び図１７は強誘電体メモリの製造工程を示す断面図である。ここでは、強誘電体キャパシタの形成までの工程は実施例１と同様なので説明を省略する。
図１６に示すように、下部電極膜２１及び強誘電体膜２２を順次積層形成し、例えば、ＲＩＥ法を用いてセレクトトランジスタ部の強誘電体膜２２を、例えばＲＩＥ法を用いてエッチング除去する。ＲＩＥは、下部電極膜２１に対して強誘電体膜２２のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。
次に、図１７に示すように、上部電極膜２３を形成する。ジャンパー配線部及び強誘電体キャパシタとなる領域以外の部分の上部電極膜２３、強誘電体膜２２、及び下部電極膜２１を、例えばＲＩＥ法を用いてエッチング除去する。セレクトトランジスタ部では強誘電体膜２２が形成されていないので、ＲＩＥは、層間絶縁膜５に対して下部電極膜２１、強誘電体膜２２、及び上部電極膜２３のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。
続いて、層間絶縁膜５、下部電極膜２１、強誘電体膜２２、及び上部電極膜２３上に層間絶縁膜９を形成する。セレクトトランジスタ部の上部電極膜２３上の層間絶縁膜９をエッチング開口して開口部を設け、メモリセル部の上部電極膜２３上の層間絶縁膜９をエッチング開口して開口部を設け、メモリトランジスタＭＴ１ａとメモリトランジスタＭＴ１ｂの間のビア（プラグ）６上の層間絶縁膜９をエッチング開口して開口部を設ける。形成された開口部にビア（プラグ）１０をそれぞれ埋設する。
そして、セレクトトランジスタ部のビア（プラグ）１０及び層間絶縁膜９上にビア（プラグ）１０と接続する配線層２４、メモリセル部のビア（プラグ）１０及び層間絶縁膜９上にビア（プラグ）１０と接続する配線層２４をそれぞれ形成する。層間絶縁膜９及び配線層２４上に層間絶縁膜２５を形成する。ビア（プラグ）１０を露呈するように、ジャンパー配線部のビア（プラグ）１０上の層間絶縁膜２５をエッチング開口し、開口部にビア（プラグ）２６を埋設する。ビア（プラグ）２６及び層間絶縁膜２５上に、ビア（プラグ）２６と接続するビット線ＢＬとしての配線層２７を形成する。配線層２７を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チェーンＦｅＲＡＭとしての強誘電体メモリ４０ｂが完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、セレクトトランジスタ部には下部電極膜２１、上部電極膜２３、及びビット線コンタクトＢＬＣ１としてのビア１０から構成されるジャンパー配線部が設けられる。ビア１０は、層間絶縁膜９をエッチング開口された開口部に埋設される。ビア１０の上部はビット線ＢＬに接続され、ビア１０の下部は上部電極膜２３に接続される。上部電極膜２３は下部電極膜２１を介してソース／ドレイン領域２上のビア６に接続される。メモリセル部にはメモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが複数個直列接続される。下部電極膜２１、強誘電体膜２２、及び上部電極膜２３が積層形成される強誘電体キャパシタがソース／ドレイン領域２上のビア６に接続形成される。
このため、セレクトトランジスタ部のジャンパー配線を最小限の工程追加をするだけで形成できるので、Ｃｈａｉｎ ＦｅＲＡＭの微細化が進行してもメモリセル部と同一のスケーラビリティでセレクトトランジスタ部の面積を縮小化することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、チェーンＦｅＲＡＭに適用しているが、チェーン型のＰＲＡＭ（Phase Change Random Access Memory）等にも適用できる。また、実施例３では、セレクトトランジスタ部のジャンパー配線部をビット線コンタクトＢＬＣ１としてのビア（プラグ）１０、上部電極膜２３、及び下部電極膜２１から構成しているが、ビット線コンタクトＢＬＣ１としてのビア（プラグ）１０、及び上部電極膜２３から構成してもよく、或いは、ビット線コンタクトＢＬＣ１としてのビア（プラグ）１０及び下部電極膜２１から構成してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、前記メモリトランジスタのソース或いはドレインの上側に前記メモリトランジスタのソース或いはドレインに接続される下部電極膜、強誘電体膜、及び上部電極膜が積層形成された強誘電体キャパシタと、前記セレクトトランジスタのソース及びドレインの上側に前記セレクトトランジスタのソース及びドレインに接続される前記下部電極膜、前記強誘電体膜、及び前記上部電極膜が積層形成されたジャンパー配線部とを形成する工程と、前記強誘電体キャパシタ及び前記ジャンパー配線部上に層間絶縁膜を形成する工程と、前記強誘電体キャパシタ上の前記層間絶縁膜をエッチングし、第１の開口部を形成する工程と、前記ジャンパー配線部上の前記層間絶縁膜、前記ジャンパー配線部の上部電極膜、及び前記ジャンパー配線部の強誘電体膜をエッチングし、第２の開口部を形成する工程と、前記第１の開口部に第１のビア及び前記第２の開口部に第２のビアを埋設する工程と、前記第２のビアをビット線配線に接続する工程と具備する半導体記憶装置の製造方法。
（付記２） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、前記メモリトランジスタ及び前記セレクトトランジスタの上側に、前記メモリトランジスタのソース或いはドレイン、及び前記セレクトトランジスタのソース及びドレインに接続される下部電極膜を形成し、前記下部電極膜上に強誘電体膜を形成する工程と、前記セレクトトランジスタ領域の前記強誘電体膜をエッチング除去し、上部電極膜を形成する工程と、レジストをマスクとして、前記上部電極膜、前記強誘電体膜、及び前記下部電極膜をエッチング除去し、前記メモリトランジスタの上側に前記メモリトランジスタのソース或いはドレインに接続される前記上部電極膜、前記強誘電体膜、及び前記下部電極膜から構成される強誘電体キャパシタを形成し、前記セレクトトランジスタの上側に前記セレクトトランジスタのソース及びドラインに接続され、前記上部電極膜及び前記下部電極膜から構成されるジャンパー配線部を形成する工程とを具備する半導体記憶装置の製造方法。
（付記３） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、前記メモリトランジスタ及び前記セレクトトランジスタの上側に、前記メモリトランジスタのソース或いはドレイン、及び前記セレクトトランジスタのソース及びドレインに接続される下部電極膜を形成し、前記下部電極膜上に強誘電体膜を形成する工程と、前記セレクトトランジスタ領域の前記強誘電体膜及び前記下部電極膜をエッチング除去し、上部電極膜を形成する工程と、レジストをマスクとして、前記上部電極膜、前記強誘電体膜、及び前記下部電極膜をエッチング除去し、前記メモリトランジスタの上側に前記メモリトランジスタのソース或いはドレインに接続される前記上部電極膜、前記強誘電体膜、及び前記下部電極膜から構成される強誘電体キャパシタを形成し、前記セレクトトランジスタの上側に前記セレクトトランジスタのソース及びドラインに接続され、前記上部電極膜からなるジャンパー配線部を形成する工程とを具備する半導体記憶装置の製造方法。
（付記４） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、前記メモリトランジスタ及び前記セレクトトランジスタの上側に、前記メモリトランジスタのソース或いはドレイン、及び前記セレクトトランジスタのソース及びドレインに接続される下部電極膜を形成し、前記下部電極膜上に強誘電体膜及び上部電極膜を積層形成する工程と、前記セレクトトランジスタ領域の前記上部電極及び前記強誘電体膜をエッチング除去する工程と、レジストをマスクとして、前記上部電極膜、前記強誘電体膜、及び前記下部電極膜をエッチング除去し、前記メモリトランジスタの上側に前記メモリトランジスタのソース或いはドレインに接続される前記上部電極膜、前記強誘電体膜、及び前記下部電極膜から構成される強誘電体キャパシタを形成し、前記セレクトトランジスタの上側に前記セレクトトランジスタのソース及びドラインに接続され、前記下部電極膜からなるジャンパー配線部を形成する工程とを具備する半導体記憶装置の製造方法。
（付記５） 半導体基板と、前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、第１の下部電極膜、強誘電体膜、及び第１の上部電極膜が積層形成され、前記第１の下部電極膜が前記メモリトランジスタのソース或いはドレインに接続される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、第２の上部電極膜及びビット線コンタクトを有し、前記第２の上部電極が前記セレクトトランジスタのソース及びドレインに接続され、前記ビット線コンタクトが前記第２の上部電極に接続されるジャンパー配線部とを備えるセレクトトランジスタ部とを具備する半導体記憶装置。
（付記６） 半導体基板と、前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、第１の下部電極膜、強誘電体膜、及び第１の上部電極膜が積層形成され、前記第１の下部電極膜が前記メモリトランジスタのソース或いはドレインに接続される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、第２の下部電極膜及びビット線コンタクトを有し、前記第２の下部電極が前記セレクトトランジスタのソース及びドレインに接続され、前記ビット線コンタクトが前記第２の下部電極に接続されるジャンパー配線部とを備えるセレクトトランジスタ部とを具備することを特徴とする半導体記憶装置。
本発明の実施例１に係る強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す上面図。 本発明の実施例１に係る強誘電体メモリを示す回路図。 図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図。 図１のＢ−Ｂ線に沿う強誘電体メモリのメモリセル部を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例３に係る強誘電体メモリのメモリセル部及びセレクトトランジスタ部を示す断面図。 本発明の実施例３に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例３に係る強誘電体メモリの製造工程を示す断面図。
符号の説明
１ 半導体基板
２ ソース／ドレイン領域
３ ゲート絶縁膜
４ ゲート電極膜
５、９、２５ 層間絶縁膜
６、１０、１０ａ〜ｃ、２６ ビア（プラグ）
７ キャパシタ電極膜
８ 強誘電体膜
１１、２４、２７ 配線層
１２ ＳＴＩ
２１ 下部電極膜
２２ 強誘電体膜
２３ 上部電極膜
３１ａ、３１ｂ、３１ｃ 開口部
３２ レジスト膜
４０、４９ａ、４０ｂ 強誘電体メモリ（チェーンＦｅＲＡＭ）
ＢＬ、ＢＬ／ ビット線
ＢＬＣ１、ＢＬＣ２ ビット線コンタクト
ＢＳ１、ＢＳ２、ＢＳ１１、ＢＳ１２ セレクト線
ＣＤ１ａ〜ｅ、ＣＤ２ａ〜ｅ キャパシタ電極
ＣＤ１１、ＣＤ２２ ジャンパー配線
ＣＰ１ａ〜e、ＣＰ２ａ〜ｅ 強誘電体膜
ＣＴ１、ＣＴ２、ＣＴ１１、ＣＴ２２ セレクトトランジスタ
ＤＢＳ１、ＤＢＳ１１、ＤＢＳ２ セレクト線電極
ＤＷＬ１〜５ ワード線電極
ＫＣ１ａ、ＫＣ１ｈ、ＫＣ１１ａ、ＫＣ１１ｈ、ＫＣ２ａ、ＫＣ２ｈ、ＫＣ２２ａ、ＫＣ２２ｈ 強誘電体キャパシタ
ＭＴ１ａ、ＭＴ１ｈ、ＭＴ１１ａ、ＭＴ１１ｈ、ＭＴ２ａ、ＭＴ２ｈ、ＭＴ２２ａ、ＭＴ２２ｈ メモリトランジスタ
ＰＬ１、ＰＬ２、ＰＬ１１、ＰＬ２２ プレート線
ＷＬ１、ＷＬ８、ＷＬＡ１、ＷＬ８Ａ

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、前記メモリトランジスタ上に設けられ、前記メモリトランジスタのソース或いはドレインに接続される第１の電極膜、前記メモリトランジスタのドレイン或いはソースに接続される第２の電極膜、及び前記第１の電極膜と前記第２の電極膜の間に設けられる強誘電体膜から構成される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、
    前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、前記セレクトトランジスタのソース及びドレインに接続され、ビット線コンタクトを介してビット線に接続される第３の電極膜とを備えるセレクトトランジスタ部と、
    を具備し、前記第１、第２、及び第３の電極膜は材質及び膜質が同一のものであることを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、第１の下部電極膜、第１の強誘電体膜、及び第１の上部電極膜が積層形成され、前記第１の下部電極膜が前記メモリトランジスタのソース或いはドレインに接続される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、
    前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、第２の下部電極膜、第２の強誘電体膜、第２の上部電極膜、ビット線コンタクトを有し、前記第２の下部電極が前記セレクトトランジスタのソース及びドレインに接続され、前記ビット線コンタクトが前記第２の下部電極に接続されるジャンパー配線部とを備えるセレクトトランジスタ部と、
    を具備することを特徴とする半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられる第１のゲート電極と前記第１のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、第１の下部電極膜、強誘電体膜、及び第１の上部電極膜が積層形成され、前記第１の下部電極膜が前記メモリトランジスタのソース或いはドレインに接続される強誘電体キャパシタとを備え、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセル部と、
    前記メモリセル部端に設けられ、前記ゲート絶縁膜を介して設けられる前記第２のゲート電極と前記第２のゲート電極を挟んで前記半導体基板上に設けられるソース及びドレインと有するセレクトトランジスタと、第２の下部電極膜、第２の上部電極膜、ビット線コンタクトを有し、前記第２の下部電極が前記セレクトトランジスタのソース及びドレインに接続され、前記ビット線コンタクトが前記第２の下部電極上に接続された前記第２の上部電極に接続されるジャンパー配線部とを備えるセレクトトランジスタ部と、
    を具備することを特徴とする半導体記憶装置。
  4. 前記メモリセル部には、前記メモリトランジスタと前記強誘電体キャパシタが並列接続されるメモリセルが複数個直列接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルとセレクトトランジスタを有する半導体記憶装置の製造方法であって、
    前記メモリトランジスタのソース或いはドレインの上側に前記メモリトランジスタのソース或いはドレインに接続される第１の電極膜、前記メモリトランジスタのドレイン或いはソースの上側に前記メモリトランジスタのドレイン或いはソースに接続される第２の電極膜、及び前記セレクトトランジスタのソース及びドレインの上側に前記セレクトトランジスタのソース及びドレインに接続される第３の電極膜を形成する工程と、
    前記第１の電極膜と前記第２の電極膜の間に強誘電体膜を形成する工程と、
    前記第３の電極膜上にビット線コンタクトを形成する工程と、
    を具備することを特徴とする半導体記憶装置の製造方法。
JP2007014862A 2007-01-25 2007-01-25 半導体記憶装置及びその製造方法 Pending JP2008182083A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007014862A JP2008182083A (ja) 2007-01-25 2007-01-25 半導体記憶装置及びその製造方法
US12/020,210 US7816717B2 (en) 2007-01-25 2008-01-25 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007014862A JP2008182083A (ja) 2007-01-25 2007-01-25 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008182083A true JP2008182083A (ja) 2008-08-07

Family

ID=39666966

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007014862A Pending JP2008182083A (ja) 2007-01-25 2007-01-25 半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US7816717B2 (ja)
JP (1) JP2008182083A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
JP2017011196A (ja) * 2015-06-25 2017-01-12 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
WO2019209440A1 (en) * 2018-04-27 2019-10-31 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10529720B2 (en) 2017-01-12 2020-01-07 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10622366B2 (en) 2017-01-10 2020-04-14 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10748987B2 (en) 2017-01-09 2020-08-18 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10903122B2 (en) 2016-11-01 2021-01-26 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027711A (ja) * 2008-07-16 2010-02-04 Toshiba Corp 半導体記憶装置
JP2010123590A (ja) * 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
US8269204B2 (en) 2009-07-02 2012-09-18 Actel Corporation Back to back resistive random access memory cells
CN103187527B (zh) * 2013-03-05 2015-08-12 桂林电子科技大学 一种Ce掺杂Bi4-xCexTi3O12电致阻变薄膜及其阻变电容的制备方法
CN103236497B (zh) * 2013-04-25 2015-10-28 桂林电子科技大学 一种基于钛酸铋的阻变存储器及其制备方法
KR102059527B1 (ko) * 2013-05-10 2019-12-26 삼성전자주식회사 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자
US9246100B2 (en) * 2013-07-24 2016-01-26 Micron Technology, Inc. Memory cell array structures and methods of forming the same
KR102258112B1 (ko) * 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10032505B2 (en) 2015-07-13 2018-07-24 International Business Machines Corporation Dynamic random access memory with pseudo differential sensing
US10541243B2 (en) 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
US9552869B1 (en) * 2016-01-25 2017-01-24 International Business Machines Corporation Random access memory with pseudo-differential sensing
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
CN110036484B (zh) 2016-12-09 2021-04-30 美高森美SoC公司 电阻式随机存取存储器单元
DE112018004134T5 (de) 2017-08-11 2020-04-23 Microsemi Soc Corp. Schaltlogik und verfahren zur programmierung von resistiven direktzugriffs-speichervorrichtungen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177036A (ja) * 1997-12-16 1999-07-02 Toshiba Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357076B2 (ja) * 2000-03-27 2009-11-04 株式会社東芝 強誘電体メモリ及びその製造方法
US6735107B1 (en) * 2000-07-11 2004-05-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having ferroelectric capacitors
JP4481464B2 (ja) * 2000-09-20 2010-06-16 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177036A (ja) * 1997-12-16 1999-07-02 Toshiba Corp 半導体記憶装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
KR101958421B1 (ko) 2014-07-22 2019-03-14 삼성전자 주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
JP2017011196A (ja) * 2015-06-25 2017-01-12 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US10903122B2 (en) 2016-11-01 2021-01-26 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10748987B2 (en) 2017-01-09 2020-08-18 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10622366B2 (en) 2017-01-10 2020-04-14 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10529720B2 (en) 2017-01-12 2020-01-07 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
WO2019209440A1 (en) * 2018-04-27 2019-10-31 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US11145656B2 (en) 2018-04-27 2021-10-12 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors

Also Published As

Publication number Publication date
US20080179646A1 (en) 2008-07-31
US7816717B2 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
JP2008182083A (ja) 半導体記憶装置及びその製造方法
US7821047B2 (en) Semiconductor apparatus and method for manufacturing the same
US20020075736A1 (en) Semiconductor device and method of manufacturing the same
TWI794794B (zh) 半導體記憶裝置
JP6758124B2 (ja) ３次元積層チェーン型メモリ装置の製造方法
JP2009055029A (ja) 抵抗素子を有する半導体装置及びその形成方法
US20060033138A1 (en) Method for manufacturing semiconductor device, and semiconductor device
JP4141861B2 (ja) 半導体装置及びその製造方法
JP4034492B2 (ja) 半導体記憶装置の製造方法
JPH09232527A (ja) 強誘電体メモリ装置及びその製造方法
JP2004207282A (ja) 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法
US7390679B2 (en) Method for manufacturing ferroelectric memory device
US20100163943A1 (en) Semiconductor memory device
US6930340B2 (en) Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
JP4115779B2 (ja) 半導体装置の製造方法
KR100720265B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 형성 방법
US20090095994A1 (en) Semiconductor device and method of manufacturing the same
JP7272098B2 (ja) 半導体装置および半導体装置の製造方法
EP4274400A1 (en) Semiconductor device
JP2004311470A (ja) 半導体装置の構造およびその製造方法
JP4243823B2 (ja) メモリセルアレイの製造方法
JP2008300376A (ja) 半導体装置
JP2010080523A (ja) 半導体記憶装置
JP2008277514A (ja) 半導体装置
JP2008016557A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090731

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120525