以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここでは強誘電体記憶装置を例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する構成要素の説明は省略する。
(第1の実施の形態)
[強誘電体記憶装置の回路構成]
図2に示すように、本発明の第1の実施の形態に係る強誘電体記憶装置1はチェーン方式を採用するFeRAM(chain FeRAM)である。この強誘電体記憶装置1において、1ビットの情報を記憶するメモリセルMは、1つのトランジスタ3と、このトランジスタ3に電気的に並列に接続された1つの強誘電体キャパシタ8とを備えている。つまり、トランジスタ3の一対の主電極領域の一方と強誘電体キャパシタ8の一方の電極とが電気的に接続され、トランジスタ3の主電極領域の他方と強誘電体キャパシタ8の他方の電極とが電気的に接続されている。第1の実施の形態において、トランジスタ3にはnチャネル導電型絶縁ゲート電界効果トランジスタ(IGFET)が使用されている。ここで、IGFETには少なくともMOSFET及びMISFETをいずれも含む意味的において使用される。
強誘電体記憶装置1は、このように構成されるメモリセルMに基づき複数のメモリブロックMB0、MB1、MB2、MB3、…を構築し、これらのメモリブックMBを行列状に複数配列してメモリセルアレイを構築している。メモリブロックMB0は、第1の実施の形態において、8個のメモリセルM0−M7を電気的に直列に接続したメモリストリングス(メモリセル列)と、このメモリストリングスの一端のメモリセルM0に電気的に直列に接続されたブロックセレクトトランジスタS0とを備えている。メモリブロックMB0のブロックセレクトトランジスタS0にはビット線/BLが電気的に接続され、メモリストリングスの他端のメモリセルM7にはプレート線/PLが電気的に接続されている。メモリセルM0−M7のそれぞれの制御電極(ゲート電極)にはワード線WL0−WL7が電気的に接続されている。ワード線WL0−WL7は、図示しないが、ワードドライバ回路を通してワードデコーダに接続されている。
同様に、メモリブロックMB1は、8個のメモリセルM8−M15を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルM8に電気的に直列に接続されたブロックセレクトトランジスタS2とを備えている。メモリブロックMB1のブロックセレクトトランジスタS2にはメモリブロックMB0に接続されたビット線/BLと同様のビット線/BLが電気的に接続され、メモリストリングスの他端のメモリセルM15にはメモリブロックMB0に接続されたプレート線/PLと同様のプレート線/PLが電気的に接続されている。つまり、メモリブロックMB0及びMB1は、同一のプレート線/PLに電気的に接続され、このプレート線/PLを中心に左右対称に配列されている。メモリセルM8−M15のそれぞれの制御電極(ゲート電極)にはワード線WL8−WL15が電気的に接続されている。ワード線WL8−WL15はワードドライバ回路を通してワードデコーダに接続されている。
メモリブロックMB2は、メモリブロックMB0と同様に、8個のメモリセルM0−M7を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルM7に電気的に直列に接続されたブロックセレクトトランジスタS1とを備えている。メモリブロックMB2のブロックセレクトトランジスタS1にはメモリブロックMB0に接続されたビット線/BLと反転信号が入力されるビット線BLが電気的に接続され、メモリストリングスの他端のメモリセルM7にはメモリブロックMB0に接続されたプレート線/PLと反転信号が入力されるプレート線PLが電気的に接続されている。メモリブロックMB3は、8個のメモリセルM8−M15を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルM8に電気的に直列に接続されたブロックセレクトトランジスタS3とを備えている。メモリブロックMB3のブロックセレクトトランジスタS3にはメモリブロックMB2に接続されたビット線BLと同様のビット線BLが電気的に接続され、メモリストリングスの他端のメモリセルM15にはメモリブロックMB2に接続されたプレート線PLと同様のプレート線PLが電気的に接続されている。つまり、メモリブロックMB2及びMB3は、同一のプレート線PLに電気的に接続され、このプレート線PLを中心に左右対称に配列されている。
同図2には図示していないが、ビット線/BL及びBLはセンスアンプに接続されている。また、プレート線/PL及びPLはプレート線駆動回路に接続されている。
[強誘電体記憶装置の構成]
図1に示すように、第1の実施の形態に係る強誘電体記憶装置1は基板2を主体に構成されている。そして、強誘電体記憶装置1は、一対の第1の主電極領域34(1)及び第2の主電極領域34(2)と制御電極32とを有する複数のトランジスタ3と、トランジスタ3の第1の主電極領域34(1)上に配設され、かつ第1の主電極領域34(1)に電気的に接続された第1のプラグ5(1)と、第2の主電極領域34(2)上に配設され、かつ第2の主電極領域34(2)に電気的に接続された第2のプラグ5(2)と、制御電極32上に配設され、かつ制御電極32に電気的に接続され、第1のプラグ5(1)及び第2のプラグ5(2)の上面の高さに比べて高い上面を有する第3のプラグ5(3)と、第1のプラグ5(1)上に配設され、かつ第1のプラグ5(1)に一方の電極81が電気的に接続された強誘電体キャパシタ8と、強誘電体キャパシタ8の表面を被覆するとともに、第2のプラグ5(2)上及び第3のプラグ5(3)上を含むトランジスタ3上を被覆し、強誘電体キャパシタ8の強誘電体82の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜10と、第2のプラグ5(2)上に配設され、バリア膜10に配設された第1の接続孔101(1)を通して第2のプラグ5(2)に電気的に接続された第4のプラグ12(1)と、第3のプラグ5(3)上に配設され、バリア膜10に配設された第2の接続孔101(2)を通して第3のプラグ5(3)に電気的に接続された第5のプラグ12(2)とを備えている。
ここで、第1のプラグ5(1)の上面の高さ、第2のプラグ5(2)の上面の高さ、第3のプラグ5(3)の上面の高さとは、いずれも基板2の主面すなわち基板2のトランジスタ3及び強誘電体キャパシタ8が配設された主面からの高さを意味する。第1の実施の形態において、第3のプラグ5(3)の上面から底面までの長さ(実効的なプラグ高さ)は、第1のプラグ5(1)及び第2のプラグ5(2)の上面から底面までの長さ(実効的なプラグ高さ)に比べて短く(低く)、バリア膜10の厚さに比べて大きく設定されている。
更に、強誘電体記憶装置1においては、第1のプラグ5(1)と強誘電体キャパシタ8の一方の電極81との間において双方に電気的に接続された第6のプラグ6(1)と、第2のプラグ5(2)とバリア膜10との間において、第2のプラグ5(2)に一端が電気的に接続され、他端が接続孔101(1)を通して第4のプラグ12(1)に電気的に接続された第7のプラグ6(2)とを更に備える。
基板2には、第1の実施の形態において、半導体基板、更に詳細にはp型シリコン単結晶基板が使用される。また、基板2にはp型ウエル領域を有するn型シリコン単結晶基板(又はp型シリコン単結晶基板)が使用される。基板2の主面の非活性領域には素子間分離領域21が配設されている。素子間分離領域21は例えば基板2の主面を選択的に酸化したシリコン酸化膜により構成されている。また、素子間分離領域21にはシャロートレンチアイソレーション(STI)構造を採用することができる。STI構造を採用する素子間分離領域21は、基板2の主面からその深さ方向に向かって配設されたトレンチと、このトレンチ内部に埋設された絶縁体とを備えている。
トランジスタ3は、素子間分離領域21により周囲を囲まれた領域内において、基板2の主面の活性領域に配設されている。すなわち、トランジスタ3は、チャネル形成領域として使用される基板2と、チャネル形成領域(基板2の主面)上のゲート絶縁膜31と、ゲート絶縁膜31上の制御電極(ゲート電極)32と、制御電極32の両側において基板2の主面に配設された一対の第1の主電極領域34(1)及び第2の主電極領域34(2)とを備えている。
第1の実施の形態において、ゲート絶縁膜31にはシリコン酸化膜、シリコン窒化膜、オキシナイトライド膜等の単層膜、又は少なくともそれらのいずれか二種以上を積層した複合膜を実用的に使用することができる。制御電極32には、例えばシリコン多結晶膜32aとその上層に積層された高融点金属シリサイド膜32bとを有する複合膜を実用的に使用することができる。第1の主電極領域34(1)、第2の主電極領域34(2)はいずれもシリコン単結晶半導体領域、又は少なくともその表面部分を高融点金属シリサイド膜により構成している。サリサイド構造が採用される場合、制御電極32の高融点金属シリサイド膜32bと第1の主電極領域34(1)及び第2の主電極領域34(2)の少なくとも表面部分とは同一材料により構成される。第1の実施の形態において、この高融点金属シリサイド膜には例えばコバルトシリサイド(CoSi)膜を実用的に使用することができる。制御電極32の側壁面にはサイドウォールスペーサ33が配設されている。このサイドウォールスペーサ33は、サリサイド構造を製作する際に、第1の主電極領域34(1)、第2の主電極領域34(2)のそれぞれと制御電極32との間の短絡を防止する。
強誘電体キャパシタ8は、一方の電極(又は第1の電極若しくは下層電極)81と、この電極81上に積層された強誘電体82と、この強誘電体82上に積層された他方の電極(又は第2の電極若しくは上層電極)83とを備えている。電極81は例えばイリジウム(Ir)膜により形成される。また、電極81には例えばプラチナ(Pt)膜、酸化イリジウム(IrO2)膜、酸化ストロンチウム(SRO:Strontium Ruthenium Oxide)膜のいずれかを使用することができる。強誘電体82には、例えばチタン酸ジルコン酸鉛(PZT例えばPb(Zr,Ti)O3)膜、タンタル酸ビスマスストロンチウム(STB例えばSrBi2Ta2O9)膜等の強誘電体材料を実用的に使用することができる。電極83は例えばIrO2膜により形成される。また、電極83には例えばPt膜、Ir膜、SRO膜のいずれかを使用することができる。
強誘電体キャパシタ8はバリア膜(第1のバリア膜若しくは反応防止膜)7上に配設されている。詳細には、強誘電体キャパシタ8の下層の電極81がバリア膜7の表面上に直接配設されている。このバリア膜7は、導電性を有し、下層の電極81側から強誘電体キャパシタ8の強誘電体82に侵入する酸素を遮断する。酸素は強誘電体82の結晶組成に影響を及ぼす。バリア膜7には、例えば窒化チタンアルミニウム(TiAlN)膜を実用的に使用することができる。また、バリア膜7には、チタンアルミニウム(TiAl)膜等も使用することができる。
強誘電体キャパシタ8の上層の電極83上にはバリア膜(第2のバリア膜若しくは反応防止膜)9が配設されている。このバリア膜9は、絶縁性を有し、上層の電極83側から強誘電体キャパシタ8の強誘電体82に侵入する酸素を遮断する。バリア膜9には、例えば酸化アルミニウム(Al2O3)膜を実用的に使用することができる。
トランジスタ3上を含む基板2の主面上の全域には、強誘電体キャパシタ8の下層のバリア膜7下において、層間絶縁膜4が配設されている。層間絶縁膜4は、第1の実施の形態において、この層数や材料に必ずしも限定されるものではないが、絶縁膜40、41、42、43、44のそれぞれを順次積層した複合膜により形成されている。最も下層に配設された絶縁膜40は例えばシリコン窒化(Si3N4)膜により形成されている。絶縁膜41は、絶縁膜40上に配設され、例えばシリコン酸化(SiO2)膜、特に表面平坦化を促進することができる硼素隣シリケードガラス(BPSG)膜を実用的に使用することができる。絶縁膜42は、絶縁膜41上に配設され、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するテトラエトキシシラン(TEOS)膜を実用的に使用することができる。絶縁膜43は、絶縁膜42上に配設され、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。絶縁膜44は、絶縁膜43上に配設され、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。
強誘電体キャパシタ8上及びこの強誘電体キャパシタ8が配設された領域以外の層間絶縁膜4上にはバリア膜(第3のバリア膜若しくは反応防止膜)10が配設されている。このバリア膜10は、強誘電体キャパシタ8の側面周囲、具体的には電極81の側面周囲、強誘電体82の側面周囲、電極83の側面周囲を覆い、更にバリア膜9の側面周囲並びに上面を覆う。バリア膜10は、絶縁性を有し、強誘電体キャパシタ8の強誘電体82にその周囲から侵入する水素を遮断する。水素は強誘電体82の結晶組成に影響を及ぼす。第1の実施の形態において、バリア膜10にはAl2O3膜を実用的に使用することができる。
第1のプラグ5(1)は、トランジスタ3の第1の主電極領域34(1)上において、層間絶縁膜4の下層の絶縁膜40、41及び42に配設された接続孔(コンタクトホール又はビアホール)45(1)内に配設されている。第1のプラグ5(1)は、接続孔45(1)の内壁上及び底面から露出する第1の主電極領域34(1)上に沿って配設されたバリアメタル膜51と、バリアメタル膜51上に配設され接続孔45(1)内部を埋設する埋設導体52とを備えている。バリアメタル膜51にはチタン(Ti)膜とこのTi膜上に積層された窒化チタン(TiN)膜との積層膜を実用的に使用することができる。埋設導体52には例えばタングステン(W)膜を実用的に使用することができる。第1のプラグ5(1)上の第6のプラグ6(1)は、層間絶縁膜4の上層の絶縁膜43及び44に配設された接続孔(スルーホール又はビアホール)46(1)内に配設されている。第6のプラグ6(1)は、接続孔46(1)の内壁上及び底面から露出する第1のプラグ5(1)上に沿って配設されたバリアメタル膜61と、バリアメタル膜61上に配設され接続孔46(1)内部を埋設する埋設導体62とを備えている。バリアメタル膜61は例えばバリアメタル膜51と同一材料により構成され、埋設導体62は埋設導体52と同一材料により構成されている。
第2のプラグ5(2)は、トランジスタ3の第2の主電極領域34(2)上において、層間絶縁膜4の下層の絶縁膜40、41及び42に配設された接続孔45(2)内に配設されている。第2のプラグ5(2)は、第1のプラグ5(1)と同様に、接続孔45(2)の内壁上及び底面から露出する第2の主電極領域34(2)上に沿って配設されたバリアメタル膜51と、バリアメタル膜51上に配設され接続孔45(2)内部を埋設する埋設導体52とを備えている。第2のプラグ5(2)上の第7のプラグ6(2)は、層間絶縁膜4の上層の絶縁膜43及び44に配設された接続孔46(2)内に配設されている。第7のプラグ6(2)は、接続孔46(2)の内壁上及び底面から露出する第2のプラグ5(2)上に沿って配設されたバリアメタル膜61と、バリアメタル膜61上に配設され接続孔46(2)内部を埋設する埋設導体62とを備えている。
第3のプラグ5(3)は、トランジスタ3の制御電極32上、更に詳細には高融点金属シリサイド膜32b上において、層間絶縁膜4の下層の絶縁膜40、41、42及び上層の絶縁膜43に配設された接続孔45(3)内に配設されている。第3のプラグ5(3)は、第1のプラグ5(1)と同様に、接続孔45(3)の内壁上及び底面から露出する高融点金属シリサイド膜32b上に沿って配設されたバリアメタル膜51と、バリアメタル膜51上に配設され接続孔45(3)内部を埋設する埋設導体52とを備えている。ここで、第1のプラグ5(1)、第2のプラグ5(2)のそれぞれの上面の高さは層間絶縁膜4の絶縁膜42の上面の高さに実質的に一致している。これに対して、第3のプラグ5(3)の上面の高さは、層間絶縁膜4の絶縁膜42よりも上層の絶縁膜43の上面の高さに実質的に一致されており、第1のプラグ5(1)及び第2のプラグ5(2)の上面の高さに比べて高い。換言すれば、第3のプラグ5(3)の実効的な長さは、絶縁膜43の膜厚に相当する分、長く設定されている。
前述の第1のプラグ5(1)、第2のプラグ5(2)はいずれも同一層において配設されている。第3のプラグ5(3)は、第1のプラグ5(1)及び第2のプラグ5(2)に対して異なる層、第1の実施の形態においては第1のプラグ5(1)及び第2のプラグ5(2)に対して上層に配設されている。第1のプラグ5(1)上の第6のプラグ6(1)、第2のプラグ5(2)上の第7のプラグ6(2)はいずれも同一層において配設されている。ここで、第6のプラグ6(1)及び第7のプラグ6(2)は、前述の第3のプラグ5(3)とは別の層に配設されており、この第3のプラグ5(3)に対して上層に配設されている。
トランジスタ3において実効的に制御電極32として機能する領域は活性領域の範囲内のゲート絶縁膜31上である。制御電極32のゲート長方向の少なくとも一端は素子間分離領域21上にまで引き延ばされ、この引き延ばされた領域は制御電極32にその上層の第3のプラグ5(3)を電気的に接続するためのコンタクト領域として使用されている。トランジスタ3の制御電極32上において、この制御電極32とバリア膜10との間の層間絶縁膜4には、上面の高さを高くし、絶縁膜43の膜厚分実効的な長さを長くした第3のプラグ5(3)が配設されている。
トランジスタ3の第1の主電極領域34(1)上において第1のプラグ5(1)上には第6のプラグ6(1)が配設され、第2の主電極領域34(2)上において第2のプラグ5(2)上には第7のプラグ6(2)が配設されている。つまり、第1の主電極領域34(1)上には2段に縦積みされた第1のプラグ5(1)及び第6のプラグ6(1)が配設され、第2の主電極領域34(2)上には同様に2段縦積みされた第2のプラグ5(2)及び第7のプラグ6(2)が配設されている。換言すれば、第1のプラグ5(1)が配設される接続孔45(1)、第6のプラグ6(1)が配設される接続孔46(1)のそれぞれの深さを浅くし、接続孔45(1)、46(1)のそれぞれのアスペクト比が小さく設定され、このような接続孔45(1)に配設された第1のプラグ5(1)、接続孔46(1)に配設された第6のプラグ6(1)が積み重ねられている。同様に、第2のプラグ5(2)が配設される接続孔45(2)、第7のプラグ6(2)が配設される接続孔46(2)のそれぞれの深さを浅くし、接続孔45(2)、46(2)のそれぞれのアスペクト比が小さく設定され、このような接続孔45(2)に配設された第2のプラグ5(2)、接続孔46(2)に配設された第7のプラグ6(2)が積み重ねられている。接続孔45(1)、45(2)、46(1)、46(2)のそれぞれのアスペクト比は、第1の実施の形態において、4以下に設定されている。表現を代えれば、第1のプラグ5(1)、第2のプラグ5(2)、第6のプラグ6(1)、第7のプラグ6(2)は、いずれもボトムサイズ詳細には底面直径の4倍以下の高さに設定されている。トランジスタ3の制御電極32上に配設された第3のプラグ5(3)の上面の高さは第1のプラグ5(1)及び第2のプラグ5(2)の上面の高さに比べて高く設定されているものの、第3のプラグ5(3)の実効的な長さは第1のプラグ5(1)及び第2のプラグ5(2)の長さに比べて短く設定されている。従って、第3のプラグ5(3)の制御電極32の表面からの高さはボトムサイズの4倍以下に設定されている。
基板2の主面の全域において、バリア膜10上には層間絶縁膜11が配設されている。層間絶縁膜11には、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜11の強誘電体キャパシタ8上には接続孔112が配設され、この接続孔112内には第8のプラグ12(3)が配設されている。第1の実施の形態において、第8のプラグ12(3)は、接続孔112の側壁上及び底面から露出する強誘電体キャパシタ8の上層の電極83の表面上に沿って配設されたバリアメタル膜123と、このバリアメタル膜123上の中間膜124と、この中間膜124上の埋設導体125とを備えている。バリアメタル膜123には例えばTiN膜を実用的に使用することができる。中間膜124はバリアメタル膜123と埋込導体125との濡れ性を向上する目的において使用され、この中間膜124には例えば窒化二オブ(NbN)膜を実用的に使用することができる。埋込導体125には例えばアルミニウム(Al)を実用的に使用することができる。ここで、埋込導体125に例えばWを使用する場合には中間膜(NbN膜)124は必要としない。
層間絶縁膜11において、第2のプラグ5(2)及び第7のプラグ6(2)上に配設された第4のプラグ12(1)は、層間絶縁膜111の内壁上及びバリア膜10の第1の接続孔101(1)を通して露出する第7のプラグ6(2)上に配設されたバリアメタル膜121と、このバリアメタル膜121上の埋込導体122とを備えている。層間絶縁膜11において、第3のプラグ5(3)上に配設された第5のプラグ12(2)は、層間絶縁膜111の内壁上及びバリア膜10の第2の接続孔101(2)を通して露出する第3のプラグ5(3)上に配設されたバリアメタル膜121と、このバリアメタル膜121上の埋込導体122とを備えている。バリアメタル膜121には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。埋込導体122には例えばW膜を実用的に使用することができる。
層間絶縁膜11上にはこの層間絶縁膜11に配設された第4のプラグ12(1)、第5のプラグ12(2)、第8のプラグ12(3)のそれぞれに電気的に接続された配線(第一層目メタル配線)14が配設されている。配線14は、第1の実施の形態において、バリアメタル膜141と、このバリアメタル膜141上の配線本体142と、この配線本体142上のバリアメタル膜143とを備えている。バリアメタル膜141には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体142には例えばAl膜又はAl合金膜を実用的に使用することができる。バリアメタル膜143には、例えば、バリアメタル膜141と同様に、Ti膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。
配線14上を含む基板2の主面の全域には層間絶縁膜15が配設されている。層間絶縁膜15には例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜15には配線14上においてこの層間絶縁膜15に形成された接続孔151内に埋設された第9のプラグ16が配設されている。第9のプラグ16には例えばW膜を実用的に使用することができる。
層間絶縁膜15上には第9のプラグ16に電気的に接続された配線(第二層目メタル配線)17が配設されている。配線17は、第1の実施の形態において、バリアメタル膜171と、このバリアメタル膜171上の配線本体172と、この配線本体172上のバリアメタル膜173とを備えている。バリアメタル膜171には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体172には例えばAl膜又はAl合金膜を実用的に使用することができる。バリアメタル膜173には、例えば、バリアメタル膜171と同様に、Ti膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。
配線17上を含む基板2の主面の全域には層間絶縁膜18が配設されている。層間絶縁膜18には例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜18には配線17上においてこの層間絶縁膜17に形成された接続孔181内に埋設された第10のプラグ19が配設されている。第10のプラグ19には例えばW膜を実用的に使用することができる。
層間絶縁膜18上には第10のプラグ19に電気的に接続された配線(第三層目メタル配線)20が配設されている。配線20は、第1の実施の形態において、バリアメタル膜201と、このバリアメタル膜201上の配線本体202とを備えている。バリアメタル膜201には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体202には例えばAl膜又はAl合金膜を実用的に使用することができる。
[強誘電体記憶装置の製造方法]
次に、前述の第1の実施の形態に係る強誘電体記憶装置1の製造方法を図3乃至図14を使用して説明する。
まず、基板2が準備され、この基板2の非活性領域の主面に素子間分離領域21が形成される(図3参照。)。素子間分離領域21は、基板2の主面を選択的に熱酸化し、膜厚を成長させたSiO2膜(LOCOS)により形成される。図3に示すように、プレーナー技術を使用し、トランジスタ3が形成される。このトランジスタ3の形成には最初にゲート絶縁膜31が形成され、引き続き制御電極32の下層のSi多結晶膜32a、サイドウォールスペーサ33のそれぞれが順次形成される。更に、制御電極32の上層の高融点金属シリサイド膜32b、第1の主電極領域34(1)及び第2の主電極領域34(2)がサリサイド技術により形成され、トランジスタ3を完成させることができる。
トランジスタ3上、詳細には制御電極32の高融点金属シリサイド膜32b上、第1の主電極領域34(1)上及び第2の主電極領域34(2)上を含む基板2の主面の全域に絶縁膜40が形成される(図4参照。)。絶縁膜40には、LP-CVD法又はプラズマCVD法により成膜され、数十nm程度の膜厚を有するSi3N4膜を実用的に使用することができる。引き続き、絶縁膜40上に絶縁膜41、42のそれぞれが順次成膜される。絶縁膜41には例えば平坦化を目的としてBPSG膜が使用され、絶縁膜42にはTEOS膜が使用される。
絶縁膜40、41及び42において、第1の主電極領域34(1)上に接続孔45(1)が形成され、第2の主電極領域34(2)上に接続孔45(2)が形成される(図4参照。)。これらの接続孔45(1)及び45(2)は、フォトリソグラフィ技術により形成されたマスクを用い、RIE等の異方性エッチングによりエッチングすることによって形成される。つまり、接続孔45(1)と45(2)とは同一製造工程において形成される。ここで、第1の実施の形態に係る強誘電体記憶装置1の製造方法においては、層間絶縁膜4の下層の一部の絶縁膜40、41及び42に予め接続孔45(1)及び45(2)を形成しているので、これら接続孔45(1)及び45(2)の深さが浅くされ、開口寸法に対する深さの比であるアスペクト比を軽減することができる。
図4に示すように、接続孔45(1)内に第1の主電極領域34(1)に電気的に接続された第1のプラグ5(1)が形成される。同一製造工程において、接続孔45(2)内に第2の主電極領域34(2)に電気的に接続された第2のプラグ5(2)が形成される。第1のプラグ5(1)、第2のプラグ5(2)は、いずれも接続孔45(1)、45(2)のそれぞれの側壁並びに底面にバリアメタル膜51を成膜し、このバリアメタル膜51上に埋込導体52を成膜し、この後余分なバリアメタル膜51及び埋込導体52を除去することにより形成される。除去にはCMP法が使用される。
引き続き、第1のプラグ5(1)上、第2のプラグ5(2)上及び絶縁膜42上を含む基板2の主面の全域に絶縁膜43が形成される。絶縁膜43には、例えばTEOS膜を使用することができ、好ましくは低圧において成膜されたSi3N4膜と、その上層の低圧において成膜されたTEOS膜との積層膜を使用することができる。絶縁膜40、41、42及び43において、トランジスタ3の制御電極32上に接続孔45(3)が形成される(図5参照。)。この接続孔45(3)は、フォトリソグラフィ技術により形成されたマスクを用い、RIE等の異方性エッチングによりエッチングすることによって形成される。この接続孔45(3)を形成する工程は接続孔45(1)及び45(2)を形成する工程とは別の製造工程により形成される。
図5に示すように、接続孔45(3)内に制御電極32に電気的に接続された第3のプラグ5(3)が形成される。第3のプラグ5(3)は、接続孔45(3)の側壁並びに底面にバリアメタル膜51を成膜し、このバリアメタル膜51上に埋込導体52を成膜し、この後余分なバリアメタル膜51及び埋込導体52を除去することにより形成される。除去にはCMP法が使用される。第3のプラグ5(3)を形成する工程は第1のプラグ5(1)及び第2のプラグ5(2)を形成する工程の後に設定されている。第1の実施の形態において、絶縁膜43の膜厚は制御電極32の膜厚に比べて薄く設定されており、結果的に第3のプラグ5(1)が形成される接続孔45(3)のアスペクト比は、第1のプラグ5(1)が形成される接続孔45(1)並びに第2のプラグ5(2)が形成される接続孔45(2)のアスペクト比に対して小さく設定されている。
第3のプラグ5(3)上及び絶縁膜43上を含む基板2の主面の全域に絶縁膜44が形成される。絶縁膜44には、例えばTEOS膜を使用することができ、好ましくは低圧において成膜されたSi3N4膜と、その上層の低圧において成膜されたTEOS膜との積層膜を使用することができる(図6参照。)。ここで、絶縁膜44が形成されたことにより、絶縁膜40、41、42、43及び44を有する層間絶縁膜4が形成される。
図6に示すように、第1のプラグ5(1)上において層間絶縁膜4の上層の絶縁膜43及び44に接続孔46(1)が形成される。同一製造工程において、第2のプラグ5(2)上において絶縁膜43及び44に接続孔46(2)が形成される。接続孔46(1)と46(2)とは同一製造工程において形成される。接続孔46(1)及び46(2)は、フォトリソグラフィ技術により形成されたマスクを使用し、RIE等の異方性エッチングを使用することにより形成される。第1の実施の形態においては、接続孔46(1)の開口サイズはその下層の第1のプラグ5(1)が配設された接続孔45(1)の開口サイズと同一寸法において形成されている。同様に、接続孔46(2)の開口サイズはその下層の第2のプラグ5(2)が配設された接続孔45(2)の開口サイズと同一寸法において形成されている。
図7に示すように、接続孔46(1)内に第6のプラグ6(1)が形成され、接続孔46(2)内に第7のプラグ6(2)が形成される。第6のプラグ6(1)、第7のプラグ6(2)は、いずれもバリアメタル膜61とその上層に成膜された埋込導体62とにより形成されている。バリアメタル膜61は例えばスパッタリング法若しくはCVD法により成膜され、埋込導体62は例えばCVD法により成膜される。余分なバリアメタル膜61及び埋込導体62はCMP法を使用して除去される。第6のプラグ6(1)及び第7のプラグ6(2)のそれぞれの上面の基板2表面からの高さは、第3のプラグ5(3)の上面の基板2表面からの高さに対して、絶縁膜44の膜厚分、低くなっている。
次に、強誘電体キャパシタ8を製造するために、図8に示すように、少なくとも第6のプラグ6(1)上を含む層間絶縁膜4(絶縁膜44)上の全域に、バリア膜7、第1の電極膜81L、強誘電体膜82L、第2の電極膜83L、バリア膜9、マスク91のそれぞれが順次積層される。バリア膜7には例えばスパッタリング法により成膜されたTiAlN膜を実用的に使用することができる。第1の電極膜81Lには例えばスパッタリング法により成膜されたIr膜を実用的に使用することができる。強誘電体膜82Lには、例えばスパッタリング法、MOCVD法若しくはゾルゲル法等により成膜されたPZT膜又はSBT膜を実用的に使用することができる。第2の電極膜83Lには例えばスパッタリング法により成膜されたIrO2膜を実用的に使用することができる。バリア膜9には例えばスパッタリング法により成膜されたAl2O3膜を実用的に使用することができる。更に、マスク91には例えばプラズマCVD法により成膜されたTEOS膜を実用的に使用することができる。
フォトリソグラフィ技術並びにエッチング技術を使用し、マスク91にパターンニングを行い、強誘電体キャパシタ8をパターンニングするマスク91が形成される。このマスク91は、強誘電体キャパシタ8の形成領域に存在し、それ以外の領域には存在しない。このマスク91を使用し、上層から下層に向かって、バリア膜9、第2の電極膜83L、強誘電体膜82L、第1の電極膜81L、バリア膜7のそれぞれにパターンニングが行われる(図9参照。)。この後、マスク91が除去されることにより、図9に示すように、第2の電極膜83Lからパターンニングされた電極83と、強誘電体膜82Lからパターンニングされた強誘電体82と、第1の電極膜81Lからパターンニングされた電極81とを有する強誘電体キャパシタ8を完成させることができる。マスク91、バリア膜9、第2の電極膜83L、強誘電体膜82L、第1の電極膜81L、バリア膜7のそれぞれのパターンニングには例えばRIE等の異方性エッチングを実用的に使用することができる。同図9に示すように、このとき、層間絶縁膜4の絶縁膜44の表面から露出する第7のプラグ6(2)の上面から膜厚方向に向かった一部は、バリア膜7のパターンニングの際にオーバーエッチングにより若干除去される。制御電極32上に形成された第3のプラグ5(3)の上面は、絶縁膜44により被覆されているので、オーバーエッチングにより除去されない。
強誘電体キャパシタ8を被覆する、詳細には強誘電体キャパシタ8の電極81の側面、強誘電体82の側面、電極82の側面、バリア膜7の側面、バリア膜9の側面及びバリア膜9の上面を覆い、層間絶縁膜4上を覆うバリア膜10が形成される(図10参照。)。バリア膜10には、例えばスパッタリング法、アトミックレイヤデポジション(ALD:atomic layer deposition)法により成膜され、水素に対するバリアとなるAl2O3膜を実用的に使用することができる。図10に示すように、バリア膜10上に層間絶縁膜11が形成される。層間絶縁膜11には例えばプラズマCVD法により成膜されたTEOS膜を実用的に使用することができ、このTEOS膜の表面は成膜された後にCMP法により研磨され平坦化される。
強誘電体キャパシタ8の電極83上において、層間絶縁膜11、バリア膜10及び9が部分的に除去され、接続孔112が形成される(図11参照。)。接続孔112は、フォトリソグラフィ技術によりマスクを形成し、このマスクを用いてRIE等の異方性エッチングを層間絶縁膜11等に行うことにより形成することができる。図11に示すように、接続孔112内に第8のプラグ12(3)が形成される。第8のプラグ12(3)はバリアメタル膜123、中間膜124及び埋込導体125とを備えている。バリアメタル膜123には例えばスパッタリング法により成膜されたTiN膜を実用的に使用することができる。中間膜124には例えばスパッタリング法により成膜されたNbN膜を実用的に使用することができる。埋込導体125には例えばリフロースパッタリング法により成膜されたAl膜を実用的に使用することができる。余分なバリアメタル膜123、中間膜124及び埋込導体125はCMP法により研磨され、第8のプラグ12(3)は接続孔112内に埋設される。
層間絶縁膜11上に反射防止膜(オーガニックアーク)115、マスク116のそれぞれが順次積層される(図12参照。)。マスク116には、第2のプラグ5(2)上及び第7のプラグ6(2)上に開口116(1)が形成され、第3のプラグ5(3)上に開口116(2)が形成されている。マスク116にはフォトレジスト膜が使用されている。マスク116を用い、開口116(1)及び116(2)から露出する反射防止膜115を除去し、更に層間絶縁膜11をエッチングにより除去し、図12に示すように、層間絶縁膜11に接続孔111が形成される。接続孔111の形成に際して、層間絶縁膜11の下地のバリア膜10はエッチングストッパ層として使用される。エッチングにはCF系ガスを使用するRIEを実用的に使用することができる。
図13に示すように、引き続き、第7のプラグ6(2)上において接続孔111内において露出するバリア膜10を選択的に除去し、第1の接続孔101(1)が形成されるとともに、第3のプラグ5(3)上において接続孔111内において露出するバリア膜10を選択的に除去し、第2の接続孔101(2)が形成される。第1の接続孔101(1)及び第2の接続孔101(2)の形成には例えばCl系ガスを使用するRIEを実用的に使用することができる。この工程が終了すると、接続孔111内及び第1の接続孔101(1)内において、第7のプラグ6(2)の上面を完全に露出することができる。同様に、接続孔111内及び第2の接続孔101(2)内において、第3のプラグ5(3)の上面を完全に露出することができる。
ここで、トランジスタ3の制御電極32上においては、層間絶縁膜4の一部の絶縁膜40、41、42及び43に形成された接続孔45(3)内に埋設され、かつ第1のプラグ5(1)及び第2のプラグ5(2)の上面の高さに比べて上面の高さが高い第3のプラグ5(3)が配設されている。つまり、制御電極32とバリア膜10との間において、プラグ全体の高さを高く(長く)しつつ、アスペクト比を小さくすることができる。従って、第2の接続孔101(2)の形成の際に、層間絶縁膜4が不必要に除去される突き抜けが生じない。
引き続き、バリア膜10の第1の接続孔101(1)内及びそれに連通する接続孔111内に第4のプラグ12(1)が埋設されるとともに、第2の接続孔101(2)内及びそれに連通する接続孔111内に第5のプラグ12(2)が埋設される(図14参照。)。第4のプラグ12(1)、第5のプラグ12(2)は、いずれも、バリアメタル膜121と、その上層に積層された埋込導体122とを有している。
図14に示すように、層間絶縁膜11上において、第8のプラグ12(3)及び第4のプラグ12(1)に電気的に接続される配線14、第5のプラグ12(2)に電気的に接続される配線14が形成される。配線14は、前述のようにバリアメタル膜141、配線本体142、バリアメタル膜143のそれぞれを順次成膜した後に、パターンニングすることにより形成される。
引き続き、配線14上を含む基板2の主面の全域において層間絶縁膜15が形成される(図1参照。)そして、この層間絶縁膜15において、配線14上に接続孔151が形成される。次に、接続孔151内に第9のプラグ16が埋設される。前述の図1に示すように、層間絶縁膜15上において、第9のプラグ16に電気的に接続される配線17が形成される。配線17は、前述のようにバリアメタル膜171、配線本体172、バリアメタル膜173のそれぞれを順次成膜した後に、パターンニングすることにより形成される。
引き続き、配線17上を含む基板2の主面の全域において層間絶縁膜18が形成される(図1参照。)そして、この層間絶縁膜18において、配線17上に接続孔181が形成される。次に、接続孔181内に第10のプラグ19が埋設される。前述の図1に示すように、層間絶縁膜18上において、第10のプラグ19に電気的に接続される配線20が形成される。配線20は、前述のようにバリアメタル膜201、配線本体202のそれぞれを順次成膜した後に、パターンニングすることにより形成される。これら一連の製造工程が終了することにより、第1の実施の形態に係る強誘電体記憶装置1を完成させることができる。
[変形例]
なお、前述の第1の実施の形態に係る強誘電体記憶装置1においては、チェーン方式を採用する例を説明したが、本発明においては、この方式に限定されるものではなく、コンベンショナル方式を採用するFeRAM(conventional FeRAM)に適用することができる。コンベンショナル方式を採用する強誘電体記憶装置1において、1ビットの情報を記憶するメモリセルMは、図15に示すように、ビット線BLとプレート線PLとワード線WLとの交差部に配置されている。メモリセルMはトランジスタ3と強誘電体キャパシタ8との直列回路により構成されている。図15には1ビット分のメモリセルMしか記載していないが、実際にはビット線BLの延在方向並びにワード線WLの延在方向に沿って行列状に複数のメモリセルMが配列されている。
以上説明したように、第1の実施の形態に係る強誘電体記憶装置1においては、トランジスタ3の制御電極32とバリア膜10との間に、第2のプラグ5(2)の上面よりも高い上面を有する第3のプラグ5(3)を備え、この第3のプラグ5(3)のプラグ高さを高く(プラグの長さを長く)し、距離を稼ぐことができるので、バリア膜10に第2の接続孔101(2)を形成する際の制御電極32への突き抜けを防止することができる。一方、トランジスタ3の第1の主電極領域34(1)上の第1のプラグ5(1)及び第6のプラグ6(1)と、第2の主電極領域34(2)上の第2のプラグ5(2)及び第7のプラグ6(2)とは、それぞれ縦方向に分割し、個々のプラグ長が減少されているので、アスペクト比を小さくすることができ、バリアメタル膜51及び61のステップカバレッジを向上することができる。従って、トランジスタ3の第1の主電極領域34(1)上及び第2の主電極領域34(2)上のコンタクト接続不良並びに制御電極32上のコンタクト接続不良を防止することができる。更に、トランジスタ3の制御電極32とバリア膜10との間のプラグを第3のプラグ5(3)の単層構造体としたことにより、製造工程数を削減することができる。製造工程数を削減することにより、製造コストを減少することができ、又製造上の歩留まりを向上することができる。
(第2の実施の形態)
本発明の第2の実施の形態は、前述の第1の実施の形態に係る強誘電体記憶装置1において、特にトランジスタ3の主電極領域34上のプラグ構造を代えた例を説明するものである。
図16に示すように、第2の実施の形態に係る強誘電体記憶装置1は、基本的には第1の実施の形態に係る強誘電体記憶装置1の構造と同一構造を備えているが、トランジスタ3の第2の主電極領域34(2)上において第2のプラグ5(2)上に第7のプラグ6(2)(図1参照。)を備えていない。つまり、第2のプラグ5(2)の上面には接続孔111及び第1の接続孔101(1)を通して第4のプラグ12(1)が直接的にかつ電気的に接続されている。第4のプラグ12(1)(及び第5のプラグ12(2))は第2の実施の形態においてW膜により形成されている。第1の主電極領域34(1)上には第6のプラグ6(1)が配設されている。制御電極32上の第3のプラグ5(3)は前述の第1の実施の形態に係る強誘電体記憶装置1の第3のプラグ5(3)の構造と同一構造である。すなわち、第3のプラグ5(3)の上面の高さは第2のプラグ5(2)の上面の高さに比べて高く設定されている。トランジスタ3の第2の主電極領域34(2)上に配設された第4のプラグ12(1)は、層間絶縁膜11に配設された接続孔111、バリア膜10に配設された第1の接続孔101(1)、層間絶縁膜4の絶縁膜44及び43に配設された接続孔46(2)を通して第2のプラグ5(2)に接続されている。
強誘電体記憶装置1の製造方法においては、第2の主電極領域34(2)上の第2のプラグ5(2)は、第1の主電極領域34(1)上の第1のプラグ5(1)を形成する工程と同一製造工程において形成される。この後、第1の主電極領域34(1)上において、第6のプラグ6(1)、強誘電体キャパシタ8、バリア膜10、層間絶縁膜11のそれぞれが形成された後、層間絶縁膜11に接続孔111が形成され、層間絶縁膜4の絶縁膜44及び43に接続孔46(2)が形成される。接続孔46(2)を形成する工程は、制御電極32上に配設された第3のプラグ5(3)上において、絶縁膜44に配設される接続孔(符号は付けない。)を形成する工程と同一製造工程である。
強誘電体キャパシタ8の電極83に接続される第8のプラグ12(3)及び第4のプラグ12(1)には配線14が接続され、同様に第5のプラグ12(2)には配線14が接続される。図16には配線14までの一部の構造しか示していないが、配線14の上層は前述の図1に示す強誘電体記憶装置1の配線14の上層と同一構造である。
以上説明したように、第2の実施の形態に係る強誘電体記憶装置1においては、第1の実施の形態に係る強誘電体記憶装置1により得られる効果と同様の効果を得ることができる。更に、第2の実施の形態に係る強誘電体記憶装置1においては、トランジスタ3の第2の主電極領域34(2)上の第2のプラグ5(2)上には前述の図1に示す第7のプラグ6(2)が配設されていない。この結果、前述の図9に示すように、強誘電体キャパシタ8及びバリア膜7のパターンニング工程において、層間絶縁膜4の絶縁膜44の表面から露出する第7のプラグ6(2)がオーバーエッチングにより後退することを防止することができ、コンタクト形状不良を防止することができる。
(第3の実施の形態)
本発明の第3の実施の形態は、前述の第2の実施の形態に係る強誘電体記憶装置1と同様にトランジスタ3の主電極領域34上のプラグ構造を代えるとともに、強誘電体キャパシタ8の領域以外の層間絶縁膜の構造を代えた例を説明するものである。
図17に示すように、第3の実施の形態に係る強誘電体記憶装置1は、基本的には第2の実施の形態に係る強誘電体記憶装置1の構造と同一構造を備えているが、強誘電体キャパシタ8の領域に層間絶縁膜4の上層の絶縁膜43及び44を備え、それ以外の領域には絶縁膜43及び44を備えていない。つまり、上層の絶縁膜43及び44は、トランジスタ3の強誘電体キャパシタ8の形状に従ってパターンニングされ、第2の主電極領域34(2)上の第2のプラグ5(2)とバリア膜10との間並びに制御電極32上の第3のプラグ5(3)とバリア膜10との間には存在しない。強誘電体キャパシタ8以外の領域においては、層間絶縁膜4の下層の絶縁膜42の表面上にバリア膜10が直接的に配設されている。
強誘電体記憶装置1の製造方法においては、第2の主電極領域34(2)上の第2のプラグ5(2)は、第1の主電極領域34(1)上の第1のプラグ5(1)を形成する工程と同一製造工程において形成される。この後、第1の主電極領域34(1)上において、第6のプラグ6(1)、強誘電体キャパシタ8のそれぞれが形成される。そして、強誘電体キャパシタ8をエッチングマスクとして層間絶縁膜4の上層の絶縁膜44及び43がパターンニングされる。この後、層間絶縁膜11が形成され、この層間絶縁膜11に接続孔111が形成される。このとき、バリア膜10は接続孔111を形成する際のエッチングストッパ層として働く。接続孔111から露出するバリア膜10にエッチングを行う、第1の接続孔101(1)及び第2の接続孔101(2)が形成される。
ここで、第1の接続孔101(1)及び第2の接続孔101(2)を形成する際のエッチング量はバリア膜10の膜厚のみで決定され、必要以上のオーバーエッチングがない正確な深さにおいてエッチングが行われる。第1の接続孔101(1)が形成された時点においてその下層の第2のプラグ5(2)の表面が露出され、第2の接続孔101(2)が形成された時点においてその下層の第3のプラグ5(3)の表面が露出される。第1の接続孔101(1)内及びそれに連接された接続孔111内には第4のプラグ12(1)が埋設され、第2の接続孔101(2)内及びそれに連接された接続孔111内には第5のプラグ12(2)が埋設される。
強誘電体キャパシタ8の電極83に接続される第8のプラグ12(3)及び第4のプラグ12(1)には配線14が接続され、同様に第5のプラグ12(2)には配線14が接続される。図17には配線14までの一部の構造しか示していないが、配線14の上層は前述の図1に示す強誘電体記憶装置1の配線14の上層と同一構造である。
以上説明したように、第3の実施の形態に係る強誘電体記憶装置1においては、第1の実施の形態に係る強誘電体記憶装置1により得られる効果と同様の効果を得ることができる。更に、トランジスタ3の第2の主電極領域34(2)上の第2のプラグ5(2)の上面とバリア膜10との間、並びに制御電極32上の第3のプラグ5(3)の上面とバリア膜10との間には層間絶縁膜4の絶縁膜43及び44が配設されておらずに、第2のプラグ5(2)の上面及び第3のプラグ5(3)の上面に直接的にバリア膜10が配設されている。この結果、第2のプラグ5(2)上のバリア膜10に形成する第1の接続孔101(1)のエッチング量並びに第3のプラグ5(3)上のバリア膜10に形成する第2の接続孔101(2)のエッチング量がバリア膜10の膜厚により決定されるので、必要以上のオーバーエッチングを防止することができ、コンタクト形状不良を防止することができる。
(その他の実施の形態)
本発明は前述の実施の形態に限定されるものではない。例えば、前述の実施の形態は強誘電体記憶装置1について説明しているが、本発明は、必ずしも記憶回路を備える必要はなく、トランジスタ3と強誘電体キャパシタ8とを有する論理回路を備えた半導体装置に広く適用することができる。また、前述の実施の形態において、トランジスタ3にはIGFETが使用されているが、本発明においては、トランジスタ3にバイポーラトランジスタを使用することができる。
1…強誘電体記憶装置、2…基板、3…トランジスタ、32…制御電極、34…主電極領域、4、11、15、19…層間絶縁膜、5、6、12、16、19…プラグ、8…強誘電体キャパシタ、81、83…電極、82…強誘電体、10…バリア膜、14、17、20…配線、45、46、101、111、112、151、181…接続孔。