JP2008277514A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置(強誘電体記憶装置1)において、トランジスタ3と、強誘電体キャパシタ8とを備える。トランジスタ3の制御電極32と強誘電体キャパシタ8を被覆するバリア膜(水素バリア膜)10との間の層間絶縁膜4において、制御電極32上の第3のプラグ5(3)の上面の基板2からの高さが、第2の主電極領域34(2)上の第2のプラグ5(2)の上面の基板2からの高さに比べて高く設定されている。
【選択図】図1
Description
[強誘電体記憶装置の回路構成]
図2に示すように、本発明の第1の実施の形態に係る強誘電体記憶装置1はチェーン方式を採用するFeRAM(chain FeRAM)である。この強誘電体記憶装置1において、1ビットの情報を記憶するメモリセルMは、1つのトランジスタ3と、このトランジスタ3に電気的に並列に接続された1つの強誘電体キャパシタ8とを備えている。つまり、トランジスタ3の一対の主電極領域の一方と強誘電体キャパシタ8の一方の電極とが電気的に接続され、トランジスタ3の主電極領域の他方と強誘電体キャパシタ8の他方の電極とが電気的に接続されている。第1の実施の形態において、トランジスタ3にはnチャネル導電型絶縁ゲート電界効果トランジスタ(IGFET)が使用されている。ここで、IGFETには少なくともMOSFET及びMISFETをいずれも含む意味的において使用される。
図1に示すように、第1の実施の形態に係る強誘電体記憶装置1は基板2を主体に構成されている。そして、強誘電体記憶装置1は、一対の第1の主電極領域34(1)及び第2の主電極領域34(2)と制御電極32とを有する複数のトランジスタ3と、トランジスタ3の第1の主電極領域34(1)上に配設され、かつ第1の主電極領域34(1)に電気的に接続された第1のプラグ5(1)と、第2の主電極領域34(2)上に配設され、かつ第2の主電極領域34(2)に電気的に接続された第2のプラグ5(2)と、制御電極32上に配設され、かつ制御電極32に電気的に接続され、第1のプラグ5(1)及び第2のプラグ5(2)の上面の高さに比べて高い上面を有する第3のプラグ5(3)と、第1のプラグ5(1)上に配設され、かつ第1のプラグ5(1)に一方の電極81が電気的に接続された強誘電体キャパシタ8と、強誘電体キャパシタ8の表面を被覆するとともに、第2のプラグ5(2)上及び第3のプラグ5(3)上を含むトランジスタ3上を被覆し、強誘電体キャパシタ8の強誘電体82の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜10と、第2のプラグ5(2)上に配設され、バリア膜10に配設された第1の接続孔101(1)を通して第2のプラグ5(2)に電気的に接続された第4のプラグ12(1)と、第3のプラグ5(3)上に配設され、バリア膜10に配設された第2の接続孔101(2)を通して第3のプラグ5(3)に電気的に接続された第5のプラグ12(2)とを備えている。
次に、前述の第1の実施の形態に係る強誘電体記憶装置1の製造方法を図3乃至図14を使用して説明する。
なお、前述の第1の実施の形態に係る強誘電体記憶装置1においては、チェーン方式を採用する例を説明したが、本発明においては、この方式に限定されるものではなく、コンベンショナル方式を採用するFeRAM(conventional FeRAM)に適用することができる。コンベンショナル方式を採用する強誘電体記憶装置1において、1ビットの情報を記憶するメモリセルMは、図15に示すように、ビット線BLとプレート線PLとワード線WLとの交差部に配置されている。メモリセルMはトランジスタ3と強誘電体キャパシタ8との直列回路により構成されている。図15には1ビット分のメモリセルMしか記載していないが、実際にはビット線BLの延在方向並びにワード線WLの延在方向に沿って行列状に複数のメモリセルMが配列されている。
本発明の第2の実施の形態は、前述の第1の実施の形態に係る強誘電体記憶装置1において、特にトランジスタ3の主電極領域34上のプラグ構造を代えた例を説明するものである。
本発明の第3の実施の形態は、前述の第2の実施の形態に係る強誘電体記憶装置1と同様にトランジスタ3の主電極領域34上のプラグ構造を代えるとともに、強誘電体キャパシタ8の領域以外の層間絶縁膜の構造を代えた例を説明するものである。
本発明は前述の実施の形態に限定されるものではない。例えば、前述の実施の形態は強誘電体記憶装置1について説明しているが、本発明は、必ずしも記憶回路を備える必要はなく、トランジスタ3と強誘電体キャパシタ8とを有する論理回路を備えた半導体装置に広く適用することができる。また、前述の実施の形態において、トランジスタ3にはIGFETが使用されているが、本発明においては、トランジスタ3にバイポーラトランジスタを使用することができる。
Claims (4)
- 一対の第1の主電極領域及び第2の主電極領域と制御電極とを有する複数のトランジスタと、
前記トランジスタの前記第1の主電極領域上に配設され、かつ前記第1の主電極領域に電気的に接続された第1のプラグと、
前記第2の主電極領域上に配設され、かつ前記第2の主電極領域に電気的に接続された第2のプラグと、
前記制御電極上に配設され、前記制御電極に電気的に接続され、前記第1のプラグ及び前記第2のプラグの上面の高さに比べて高い上面を有する第3のプラグと、
前記第1のプラグ上に配設され、かつ前記第1のプラグに一方の電極が電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの表面を被覆するとともに、前記第2のプラグ上及び前記第3のプラグ上を含む前記トランジスタ上を被覆し、前記強誘電体キャパシタの強誘電体の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜と、
前記第2のプラグ上に配設され、前記バリア膜に配設された第1の接続孔を通して前記第2のプラグに電気的に接続された第4のプラグと、
前記第3のプラグ上に配設され、前記バリア膜に配設された第2の接続孔を通して前記第3のプラグに電気的に接続された第5のプラグと、
を備えたことを特徴とする半導体装置。 - 前記トランジスタ及び前記強誘電体キャパシタは基板主面上に配設され、前記第1のプラグ、前記第2のプラグ、前記第3のプラグのそれぞれの上面の高さは前記基板主面からの高さであることを特徴とする請求項1に記載の半導体装置。
- 前記第3のプラグの上面から底面までの高さは、前記第1のプラグ及び前記第2のプラグの上面から底面までの高さに比べて低く、前記バリア膜の厚さに比べて大きいことを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記第1のプラグと前記強誘電体キャパシタの一方の電極との間において双方に電気的に接続された第6のプラグを更に備えたことを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
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