JP4181135B2 - 半導体記憶装置 - Google Patents
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Description
本発明の第1の実施形態は、複数の強誘電体キャパシタからなる強誘電体キャパシタアレイの周囲全体を囲む水素バリア壁を十分に厚く形成することによって、強誘電体キャパシタの横方向からの水素の侵入に対するバリア性を高めている。さらに、強誘電体キャパシタの下方のMOSトランジスタ上及び強誘電体キャパシタの上方にも水素バリア膜を設け、全周で前記の水素バリア壁と接触させる。これにより、強誘電体キャパシタセルアレイ全体を隙間なく水素バリア膜で覆うことができ、任意の方向から強誘電体キャパシタに侵入しようとする水素に対してバリア性を高めた構造を備えた半導体記憶装置である。
第1の実施形態は、上記したように、第2の水素バリア膜50と第3の水素バリア膜52とを1つの水素バリア絶縁膜で一体に形成するように変形することができる。
第2の実施形態の強誘電体記憶装置の断面構造の一例を図9に示す。本実施形態では、第1の水素バリア膜30を強誘電体キャパシタ40の下方に設け、第3の水素バリア膜52を強誘電体キャパシタの上方に設ける。さらに、水素バリア壁125を、第2の水素バリア膜50の代わりに強誘電体キャパシタ40と同じ構造を有するバリア強誘電体キャパシタ40Bで強誘電体キャパシタセルアレイ120の周囲を囲むように形成する。この水素バリア壁125は、一般に第1のバリアコンタクトプラグ34B、及びバリア強誘電体キャパシタ40B、及び第2のバリアコンタクトプラグを含むことができる。本実施形態では、第2のバリアコンタクトプラグを使用しない場合を説明する。このような構造とすることで、本実施形態では、水素バリア壁125を形成するために追加の工程を必要とせず、プロセスを簡略化することができる。
上記したように、第2の実施形態は、図15に示したようにカバーバリア絶縁膜を省略することができる。カバーバリア絶縁膜を省略しても、バリア強誘電体キャパシタ40Bの幅は、第1の実施形態の第2の水素バリア膜50より厚いため、バリア強誘電体膜に水素が侵入しても、バリア強誘電体膜中でほとんどが吸収される。したがって、本変形例のバリア強誘電体キャパシタ40Bのカバーバリア絶縁膜を省略した構造の水素バリア壁125であっても、横方向からの水素の侵入に対して十分なバリア性を有するといえる。
第3の実施形態の強誘電体記憶装置の断面構造の一例を図16に示す。本実施形態は、第1の水素バリア膜を省略し、水素バリア壁125−3(第2の水素バリア膜50)を水素バリア性を有するコンタクトプラグ34B,58Bで形成し、さらに、第3の水素バリア膜52を第1の配線の上方に形成した構造を備えた強誘電体記憶装置である。本実施形態では、第1の水素バリア膜を省略しているが、強誘電体キャパシタ40の下部電極42を水素バリア性を有する材料42−1を含む多層構造とすることによって、下からの水素バリア性を高めている。
第1から第3の実施形態は、種々の変形をして実施することができる。上記の実施形態の中で、3種類の第1の水素バリア膜30の形成、3種類の第2の水素バリア膜50、すなわち水素バリア壁125の構造、及び2種類の第3の水素バリア膜52の形成位置を説明してきた。
第4の実施形態は、強誘電体キャパシタセルアレイ120、カラム制御回路130、ロー制御回路140、及びメモリ駆動回路150を具備する強誘電体記憶装置400である。本実施形態では、水素バリア壁125を複数の強誘電体キャパシタセルアレイ120、複数のカラム制御回路130及びロー制御回路140を囲むように形成している。
第5の実施形態は、強誘電体記憶装置110と論理装置を含む周辺回路190とを具備する半導体装置500において、強誘電体記憶装置110部分全体を囲んで水素バリア壁125を形成したものである。
Claims (2)
- 半導体基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、
複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲み、前記半導体基板に接続する第1の水素バリア膜と、
前記強誘電体キャパシタセルアレイの上方に形成され、前記第1の水素バリア膜と全周囲で接する第2の水素バリア膜と
を具備し、
前記第1の水素バリア膜は、前記強誘電体キャパシタと等価の断面構造を有することを特徴とする半導体記憶装置。 - 半導体基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、
複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲み、前記半導体基板に接続する第1の水素バリア膜と、
前記強誘電体キャパシタセルアレイの上方に形成され、前記第1の水素バリア膜と全周囲で接する第2の水素バリア膜と、
前記強誘電体キャパシタセルアレイの下方に形成された第3の水素バリア膜と
を具備し、
前記第3の水素バリア膜は、前記第1の水素バリア膜と全周囲で接し、
前記第1の水素バリア膜は、前記強誘電体キャパシタと等価の断面構造を有することを特徴とする半導体記憶装置。
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