KR101660491B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는, 셀 어레이 영역의 측면과 상부에 각각 배치되는 수소 차단 패턴들을 포함함으로써, 수소가 셀 어레이 영역 안으로 확산되는 것을 방지할 수 있다. 이로써, 수소가 터널 절연막 등 내에 트랩되지 않아 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한 본 발명의 반도체 장치의 제조 방법에서는 셀 어레이 콘택 플러그를 형성할 때 측면 수소 차단 패턴과 상부 수소 차단 패턴을 동시에 만들기 때문에, 수소 차단 패턴의 형성을 위한 별도의 추가 공정을 필요로 하지 않아 공정을 단순화시킬 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화에 따라 포토리소그라피 공정의 기술적 한계를 극복하기 위하여 다양한 방법이 연구되고 있다. 이러한 방법 들 중에 하나로, 싱글 레벨 셀(Single level cell)에서 멀티 레벨 셀(Multi level cell)로 변경하는 것이 있다. 싱글 레벨 셀에서는 하나의 단위 셀이 온(ON)/오프(OFF)의 두가지 상태를 가지지만, 멀티 레벨 셀에서는 하나의 단위 셀이 4가지 또는 8가지 이상의 상태를 가질 수 있다. 이러한 멀티 레벨 셀에서는 셀의 문턱 전압들의 미세한 차이를 감지하여 구동되기에, 세밀한 제어를 필요로 한다. 이러한 멀티 레벨 셀을 가지는 반도체 장치의 신뢰성은 프로그램/소거시 터널 산화막과 실리콘 기판 계면에 형성되는 트랩사이트 또는 트랩 사이트의 소스로 작용하는 층간절연막의 구성성분에 의해 절대적인 영향을 받는다. 특히 백 엔드(back end) 공정에서 수소를 많이 함유하는 소스 가스가 사용될 수 있다. 이때, 수소가 확산하여 터널 산화막 등에 트랩되어 반도체 장치의 신뢰성을 저하시킨다.
본 발명이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 새로운 공정을 추가하지 않고 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 어레이 영역, 주변회로 영역 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 배치되는 경계영역을 포함하는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 게이트 패턴들; 및 상기 경계 영역에의 상기 반도체 기판 상에 배치되며 상기 셀 어레이 영역을 둘러싸는 적어도 하나의 측면 수소 차단 패턴을 포함한다.
상기 반도체 장치는, 상기 셀 어레이 영역에서 상기 게이트 패턴들 상부에 배치되며 상기 게이트 패턴들과 이격되는 적어도 하나의 상부 수소 차단 패턴을 더 포함할 수 있다.
상기 상부 수소 차단 패턴들은 평판 모양, 복수개의 서로 이격된 라인 형태 또는 복수개의 서로 이격된 섬 형태를 가질 수 있다.
상기 측면 수소 차단 패턴과 상기 상부 수소 차단 패턴은 동일한 높이의 상부면을 가질 수 있다.
상기 측면 수소 차단 패턴은 제 1 폭을 가지는 하부 패턴과 제 2 폭을 가지는 상부 패턴을 포함할 수 있으며, 이때, 상기 상부 패턴의 두께는 상기 상부 수소 차단 패턴의 두께와 동일할 수 있다.
상기 측면 수소 차단 패턴과 상기 상부 수소 차단 패턴은 도전 패턴과 상기 도전 패턴의 측벽과 바닥면과 접하는 티타늄함유 패턴을 포함할 수 있다.
상기 상부 수소 차단 패턴은 플로팅될 수 있다.
상기 측면 수소 차단 패턴은 상기 셀 패턴들을 둘러싸는 폐곡선 형태 또는 'U'자 형태를 가질 수 있다.
상기 측면 수소 차단 패턴들은 상기 셀 패턴들을 둘러싸되 서로 이격될 수 있다.
상기 측면 수소 차단 패턴은 상부면을 포함하되, 상기 상부면의 가로폭은 세로폭과 다를 수 있다.
상기 반도체 장치는 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 콘택 플러그를 더 포함할 수 있으며, 상기 측면 수소 차단 패턴은 상기 콘택 플러그와 동일한 높이를 가질 수 있다.
상기 반도체 장치는, 상기 셀 어레이 영역에서 상기 반도체 기판 내에 배치되는 제 1 불순물 주입 영역; 및 상기 경계 영역에 배치되며 상기 셀 어레이 영역에서 상기 제 1 불순물 주입 영역 하부로 연장되는 제 2 불순물 주입 영역을 더 포함할 수 있으며, 이때 상기 측면 수소 차단 패턴은 상기 제 2 불순물 주입 영역과 접할 수 있다.
상기 측면 수소 차단 패턴에 접지 전압이 인가될 수 있다.
상기 게이트 패턴들은 서로 평행한 스트링 선택 라인과 접지 선택 라인 및 상기 스트링 선택 라인과 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드라인들을 포함할 수 있다. 이때, 상기 반도체 장치는, 상기 접지 선택 라인의 일 측에 배치되는 공통 소오스 라인 배선; 및 상기 스트링 선택 라인의 일 측에 배치되는 하부 비트라인 콘택을 더 포함할 수 있으며, 상기 공통 소오스 라인 배선과 상기 하부 비트라인 콘택은 상기 측면 수소 차단 패턴과 동일한 높이를 가질 수 있다.
상기 반도체 장치는, 상기 하부 비트라인 콘택 상부에 배치되는 상부 비트라인 콘택; 및 상기 상부 비트라인 콘택과 접하며 상기 워드라인을 가로지르는 비트라인을 더 포함할 수 있으며, 이때, 상기 비트라인의 높이는 상기 측면 수소 차단 패턴의 상부면의 높이보다 높을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 셀 어레이 영역, 주변회로 영역 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 배치되는 경계영역을 포함하는 반도체 기판을 준비하는 단계; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 게이트 패턴들을 형성하는 단계; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 콘택플러그를 형성하는 단계; 및 상기 경계 영역에서 상기 반도체 기판 상에 측면 수소 차단 패턴을 형성하는 단계를 포함한다.
상기 콘택 플러그를 형성하는 단계와 상기 측면 수소 차단 패턴을 형성하는 단계는 동시에 진행될 수 있다.
상기 방법은 상기 셀 어레이 영역에서 상기 게이트 패턴들 상부에 상기 게이트 패턴들과 이격되는 상부 수소 차단 패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 콘택 플러그를 형성하는 단계, 상기 측면 수소 차단 패턴을 형성하는 단계 및 상기 상부 수소 차단 패턴을 형성하는 단계는 동시에 진행될 수 있다.
상기 콘택 플러그를 형성하는 단계, 상기 측면 수소 차단 패턴을 형성하는 단계 및 상기 상부 수소 차단 패턴을 형성하는 단계는 듀얼 다마신 공정을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이 영역의 측면과 상부에 각각 배치되는 수소 차단 패턴들을 포함함으로써, 수소가 셀 어레이 영역 안으로 확산되는 것을 방지할 수 있다. 이로써, 수소가 터널 절연막 등 내에 트랩사이트를 형성하는 것을 효과적으로 줄임으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서는 셀 어레이 콘택 플러그를 형성할 때 측면 수소 차단 패턴과 상부 수소 차단 패턴을 동시에 만들기 때문에, 수소 차단 패턴의 형성을 위한 별도의 추가 공정을 필요로 하지 않아 공정을 단순화시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 반도체 장치의 개략적인 평면배치도이다.
도 2a, 3a, 4a, 및 5a는 본 발명의 실시예 1에 따른 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 사시도들이다.
도 2b, 3b, 4b, 및 5b는 각각 도 2a, 3a, 4a, 및 5a를 I-I' 선으로 자른 단면도들을 나타낸다.
도 4c는 도 4b에서 A 부분을 확대한 확대도이다.
도 5c는 도 5a의 반도체 장치를 위에서 본 평면도이다.
도 6a, 6b 및 6c는 도 4b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 사시도이다.
도 8은 도 7을 위에서 본 평면도이다.
도 9는 도 7 또는 도 8을 I-I'선으로 자른 단면도이다.
도 10은 본 발명의 실시예 3에 따른 반도체 장치의 사시도이다.
도 11은 도 11을 위에서 본 평면도이다.
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 개략적인 평면배치도이다.
도 13은 본 발명에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 14는은 본 발명에 따른 비휘발성 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 2a, 3a, 4a, 및 5a는 본 발명의 실시예 1에 따른 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 사시도들이다.
도 2b, 3b, 4b, 및 5b는 각각 도 2a, 3a, 4a, 및 5a를 I-I' 선으로 자른 단면도들을 나타낸다.
도 4c는 도 4b에서 A 부분을 확대한 확대도이다.
도 5c는 도 5a의 반도체 장치를 위에서 본 평면도이다.
도 6a, 6b 및 6c는 도 4b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 사시도이다.
도 8은 도 7을 위에서 본 평면도이다.
도 9는 도 7 또는 도 8을 I-I'선으로 자른 단면도이다.
도 10은 본 발명의 실시예 3에 따른 반도체 장치의 사시도이다.
도 11은 도 11을 위에서 본 평면도이다.
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 개략적인 평면배치도이다.
도 13은 본 발명에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 14는은 본 발명에 따른 비휘발성 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상에 의한 반도체 장치의 개략적인 평면배치도이다.
도 1을 참조하면, 실시예들에 따른 상기 반도체 장치는 셀 어레이 영역(CAR), 경계 영역(BR), 주변회로 영역(PPR), 센스 앰프 영역(SAR) 및 디코딩 회로 영역(DCR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역(PPR)에는, 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역(SAR)에는, 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 경계 영역(BR)은 상기 셀 어레이 영역(CAR)을 둘러싸도록 배치되며, 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 그리고 상기 셀 어레이 영역(CAR)과 상기 센스 앰프 영역(SAR) 사이에 배치될 수 있다. 상기 셀 어레이 영역(CAR)에 배치되는 비트 라인들 및 워드라인들은 상기 경계 영역(BR)의 상부를 지나는 배선 구조체에 의해 상기 디코딩 회로 영역(DCR) 및 상기 센스 앰프 영역(SAR)들에 전기적으로 연결된다.
상기 경계 영역(BR)은 도 1의 배치에 한정되지 않고, 2개 이상의 셀 어레이 영역들(CAR)을 둘러싸도록 배치될 수도 있다. 또한 상기 경계 영역(BR) 안에 상기 셀 어레이 영역(CAR) 뿐만 아니라 상기 디코딩 회로 영역(DCR) 및/또는 상기 센스 앰프 영역(SAR)이 배치될 수 있다.
<실시예 1>
도 2a, 3a, 4a, 및 5a는 본 발명의 실시예 1에 따른 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 사시도들이다. 도 2b, 3b, 4b, 및 5b는 각각 도 2a, 3a, 4a, 및 5a를 I-I' 선으로 자른 단면도들을 나타낸다. 도 5c는 도 5a의 반도체 장치를 위에서 본 평면도이다. 이해를 돕기 위해, 사시도들에는 층간절연막들이 생략되었다.
도 2a 및 2b를 참조하면, 반도체 기판(1)에 예를 들면 제 1 형 웰(3)을 형성한다. 또는 상기 반도체 기판(1) 자체가 제 1 형의 불순물로 도핑되어 상기 웰(3)을 구성할 수 있다. 그리고 상기 제 1 형 웰(3)보다 낮은 깊이의 제 2 형 웰(5)을 형성한다. 상기 반도체 기판(1)에 소자분리막(7)을 형성하여 활성 영역(AR)을 한정한다. 상기 활성 영역(AR)은 예를 들면 제 1 방향으로 신장되는 복수개의 평행한 라인 형태를 가질 수 있다. 상기 소자분리막(7)에 의해 셀 어레이 영역(CAR)과 경계 영역(BR)이 정의될 수도 있다. 상기 소자 분리막(7)은 상기 웰들(3, 5)을 형성하기 전에 먼저 형성될 수도 있다. 상기 셀 어레이 영역(CAR)에서 상기 소자분리막(7)에 의해 한정된 활성 영역(AR)에 예를 들면 제 1형 불순물 주입 영역(9)을 형성한다.
도 3a 및 3b를 참조하면, 상기 활성 영역(AR)을 가로지르며 제 2 방향으로 신장되는 접지 선택 라인(11g), 상기 접지 선택 라인(11g)에 평행한 스트링 선택 라인(11s), 및 상기 접지 선택 라인(11g)과 상기 스트링 선택 라인(11s) 사이에 개재되는 복수개의 서로 평행한 워드라인들(11w)을 형성한다. 상기 접지 선택 라인(11g), 상기 스트링 선택 라인(11s) 및 상기 워드라인들(11w)은 하나의 셀 스트링을 구성한다. 상기 셀 스트링은 대칭적으로 반복되어 상기 셀 어레이 영역(CAR)에 배치될 수 있다. 상기 접지 선택 라인(11g), 상기 스트링 선택 라인(11s) 및 상기 워드라인들(11w)은 차례로 적층된 터널 절연막(110), 부유 게이트 패턴(112), 블로킹 절연막(114), 제어 게이트 패턴(116) 및 캐핑막 패턴(118)을 포함하도록 형성될 수 있다. 상기 접지 선택 라인(11g)과 상기 스트링 선택 라인(11s)에서 상기 제어 게이트 패턴(116)은 상기 블로킹 절연막(114)을 관통하여 상기 부유 게이트 패턴(112)과 접할 수 있다. 상기 블로킹 절연막(114)은 실리콘산화막-실리콘 질화막-실리콘 산화막의 3중막으로 구성될 수 있다. 상기 부유 게이트 패턴(112)은 상기 활성 영역(AR)과 중첩되도록 형성될 수 있다. 상기 접지 선택 라인(11g), 상기 스트링 선택 라인(11s) 및 상기 워드라인들(11w)의 형성 방법은 기존에 알려진 다양한 방법으로 형성될 수 있다. 상기 부유 게이트 패턴(112)은 상기 소자분리막(7)과 자기 정렬 방식으로도 형성될 수 있다. 그리고 상기 접지 선택 라인(11g), 상기 스트링 선택 라인(11s) 및 상기 워드라인들(11w)을 이온주입 공정 마스크로 이용하여 상기 접지 선택 라인(11g), 상기 스트링 선택 라인(11s) 및 상기 워드라인들(11w)에 인접한 상기 반도체 기판(1)에 제 2 형 불순물 주입 영역들(13s, 13sd, 13d)을 형성한다. 상기 접지 선택 라인(11g)에 인접한 상기 제 2 형 불순물 주입 영역(13s)은 공통 소오스 영역을 이룰 수 있다. 이웃하는 두개의 스트링 선택 라인(11s) 사이에 위치하는 상기 제 2 형 불순물 주입 영역(13d)은 공통 드레인 영역일 수 있다. 그리고, 도 3b를 참조하여 상기 반도체 기판(1)의 전면 상에 보호막(50)이 콘포말하게 적층된다. 상기 보호막(50)은 예를 들면 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 보호막(50)은 상기 셀 어레이 영역을 습기와 오염으로부터 보호하는 역할을 하는 동시에 식각 저지막의 역할도 할 수 있다.
도 4a 및 4b를 참조하면, 상기 보호막(50)이 형성된 상기 반도체 기판(1)의 전면 상에 제 1 층간절연막(20)을 적층한다. 그리고 상기 셀 어레이 영역(CAR)에 상기 제 1 층간절연막(20) 및 상기 보호막(50)을 관통하여 각각 상기 공통 드레인 영역(13d)과 상기 공통 소오스 영역(13s)과 접하는 제 1 비트라인 콘택(34dc)과 제 1 공통 소오스 배선(34cs)을 형성한다. 이와 동시에, 상기 경계 영역(BR)에서 상기 제 1 층간절연막(20) 및 상기 보호막(50)을 관통하여 제 2 형 웰(5)과 접하는 측면 수소 차단 패턴(34b)을 형성하고, 상기 경계 영역(BR)과 상기 셀 어레이 영역(CAR)에 걸쳐 상기 제 1 층간절연막(20) 상부에 배치되는 상부 수소 차단 패턴들(34u)을 형성한다. 상기 제 1 비트라인 콘택(34dc), 제 1 공통 소오스 배선(34cs), 측면 수소 차단 패턴(34b), 상부 수소 차단 패턴들(34u)은 각각 도전패턴(30)과 상기 도전 패턴(30)의 측벽 및 바닥면과 접하는 티타늄 함유 패턴(32)을 포함할 수 있다. 상기 도전 패턴(30)은 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄등 다양한 금속을 함유할 수 있다. 상기 티타늄 함유 패턴(32)은 티타늄과 티타늄 질화막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 상부 수소 차단 패턴(34u)는 상기 라인들(11g, 11w, 11s)과 이격되도록 배치될 수 있다. 본 실시예에서 상기 상부 수소 차단 패턴(34u)은 제 2 방향으로 신장되는 복수개의 라인 형태로 형성될 수 있다.
도 4b의 단면에는 도시되지 않았지만, 도 4a를 참조하면, 상기 제 1 비트라인 콘택(34dc), 제 1 공통 소오스 배선(34cs), 측면 수소 차단 패턴(34b), 상부 수소 차단 패턴들(34u)이 형성될 때, 동시에 상기 셀 어레이 영역(CAR)에 제 1 접지 선택 라인 콘택(34gc), 제 1 워드라인 콘택(34wc) 및 제 1 스트링 선택 라인 콘택(34sc)을 형성한다. 상기 제 1 접지 선택 라인 콘택(34gc)은 상기 접지 선택 라인(11g)의 일 단부에서 상기 접지 선택 라인(11g)의 상기 캐핑막 패턴(118)을 관통하여 상기 접지 선택 라인(11g)의 제어 게이트 패턴(116)과 접할 수 있다. 상기 제 1 스트링 선택 라인 콘택(34sc)은 상기 스트링 선택 라인(11s)의 일 단부에서 상기 스트링 선택 라인(11s)의 상기 캐핑막 패턴(118)을 관통하여 상기 스트링 선택 라인(11s)의 제어 게이트 패턴(116)과 접할 수 있다. 상기 제 1 워드 라인 콘택(34wc)은 상기 워드 라인(11w)의 일 단부에서 상기 워드 라인(11w)의 상기 캐핑막 패턴(118)을 관통하여 상기 워드 라인(11w)의 제어 게이트 패턴(116)과 접할 수 있다. 상기 수소 차단 패턴들(34b, 34u), 상기 제 1 콘택들(34gc, 34wc, 34sc) 및 상기 제 1 공통 소오스 배선(34cs)은 모두 동일한 높이의 상부면들을 가질 수 있다.
상기 측면 수소 차단 패턴들(34b)은 도 4a에 도시된 바와 같이 상기 셀 어레이 영역(CAR)을 둘러싸도록 배치되며 서로 이격된 복수개의 바(bar) 형태로 배치될 수 있다. 상기 측면 수소 차단 패턴들(34b)의 상부면은 가로 폭과 세로 폭이 다르게 형성된다.
도 4c는 도 4b에서 A 부분을 확대한 확대도이다.
도 4c를 참조하면, 상기 측면 수소 차단 패턴(34b)의 제 1 방향과 제 3 방향이 이루는 평면에 평행한 단면을 보면, 'T' 자 형태를 이룰 수 있다. 즉, 상기 측면 수소 차단 패턴(34b)은 하부에 위치하는 제 1 서브 측면 수소 차단 패턴(34bl)과 그 상부에 위치하는 제 2 서브 측면 수소 차단 패턴(34bu)을 포함할 수 있다. 상기 제 1 서브 측면 수소 차단 패턴(34bl)의 제 1 방향에 평행한 폭(D1)은 상기 제 2 서브 측면 수소 차단 패턴(34bu)의 제 1 방향에 평행한 폭(D2) 보다 작다. 한편, 상기 제 2 서브 측면 수소 차단 패턴(34bu)의 두께(T1)는 상기 상부 수소 차단 패턴(34u)의 두께(T2)와 같다.
한편, 상기 제 1 비트라인 콘택(34dc), 제 1 공통 소오스 배선(34cs), 측면 수소 차단 패턴(34b), 상부 수소 차단 패턴들(34u)을 형성하는 과정은 예를 들면 듀얼 다마신 공정을 이용할 수 있다. 이를 도 6a 내지 6c를 참조하여 설명하기로 한다. 도 6a, 6b 및 6c는 도 4b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 6a를 참조하면, 도 3b와 같은 상태에서 상기 반도체 기판(1)의 전면 상에 제 1 층간절연막(20)을 적층하고 평탄화한다. 상기 제 1 층간절연막(20)과 상기 보호막(50)을 패터닝하여 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b)을 형성한다. 상기 제 1 비트라인 콘택홀(22d)은 상기 공통 드레인 영역(13d)을 노출시킨다. 상기 제 1 공통 소오스 라인 그루브(22cs)는 상기 공통 소오스 영역(13s)을 노출시킨다. 상기 제 1 측면 수소 차단 홀(22b)은 상기 제 2 형 웰(5)을 노출시킨다. 상기 제 1 측면 수소 차단홀(22b)은 제 1 폭(D1)을 가지도록 형성된다. 도 6a에는 도시되지 않았지만, 상기 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b)을 형성할 때, 상기 제 1 콘택들(34gc, 34wc, 34sc)을 정의하는 홀들도 동시에 형성될 수 있다. 상기 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b) 안을 희생막(24)으로 채우고 평탄화한다. 상기 희생막(24)은 예를 들면, 실리콘 유기 수화물(silicon organic hydrate, SOH)일 수 있다. 상기 희생막(24)은 상기 제 1 층간절연막(20)과 거의 동일/유사한 이방성 건식 식각률을 가질 수 있다. 그러나 상기 희생막(24)은 애싱 공정으로 제거될 수 있거나, 또는, 상기 제 1 층간절연막(20)과 다른 등방성 건식/습식 식각 선택비를 가져 선택적으로 제거될 수 있다.
도 6b를 참조하면, 상기 희생막(24)과 상기 제 1 층간절연막(20)을 일부 패터닝하여 상부 수소 차단 그루브(26u), 제 2 비트라인 홀(26d), 제 2 공통 소오스 라인 그루브(26cs) 및 상기 제 2 측면 수소차단 홀(26b)을 형성한다. 상기 제 2 측면 수소 차단 홀(26b)은 상기 제 1 측면 수소 차단 홀(22b)의 폭(D1) 보다 큰 폭(D2)을 가지도록 형성된다. 상기 상부 수소 차단 그루브(26u), 제 2 비트라인 홀(26d), 제 2 공통 소오스 라인 그루브(26cs) 및 상기 제 2 측면 수소차단 홀(26b)은 상기 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b) 보다 낮은 깊이로 형성된다. 이때, 상기 희생막(24)은 상기 제 1 층간절연막(20)과 동일/유사한 이방성 건식 식각 선택비를 가지므로 거의 동시에 식각된다.
도 6c를 참조하면, 상기 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b) 안의 희생막(24)을 제거한다. 상기 희생막(24)은 애싱 공정으로 제거될 수 있거나, 또는, 습식 식각으로 선택적으로 제거될 수 있다. 이로써, 상기 공통 드레인 영역(13d), 상기 공통 소오스 영역(13s) 및 상기 제 2 형 웰(5)이 노출된다.
후속으로 도 4b를 참조하면, 상기 반도체 기판(1) 상에 티타늄 함유막을 콘포말하게 형성하고, 도전막을 적층하여 상기 제 1 비트라인 콘택홀(22d), 제 1 공통 소오스 라인 그루브(22cs) 및 제 1 측면 수소 차단 홀(22b)을 채운 후에 평탄화 식각하여 도 4b의 반도체 장치를 형성할 수 있다. 평탄화 식각 공정시, 상기 상부 수소 차단 패턴들(34u)에 의해 디싱 현상을 방지할 수 있다.
계속해서, 후속 공정을 설명하기로 한다. 도 5c는 도 5a의 반도체 장치를 위에서 본 평면도이다.
도 5a, 5b 및 5c를 참조하면, 도 4b의 상태에서 상기 반도체 기판(1)의 전면 상에 제 2 층간절연막(40)을 적층한다. 그리고 상기 제 2 층간절연막(40)을 관통하여 상기 제 1 비트라인 콘택(34dc)와 접하는 제 2 비트라인 콘택(42dc)을 형성한다. 상기 제 2 비트라인 콘택(42dc)을 형성할 때, 공통 소오스 콘택(42cs), 제 2 접지 선택 라인 콘택(42gc), 제 2 워드라인 콘택(42wc), 제 2 스트링 선택 라인 콘택(42sc) 및 측면 수소 차단 콘택(42b)을 형성한다. 상기 공통 소오스 콘택(42cs), 제 2 접지 선택 라인 콘택(42gc), 제 2 워드라인 콘택(42wc), 제 2 스트링 선택 라인 콘택(42sc), 및 측면 수소 차단 콘택(42b)은 각각 상기 제 1 공통 소오스 배선(34cs), 제 1 접지 선택 라인 콘택(34gc), 제 1 워드라인 콘택(34wc), 제 1 스트링 선택 라인 콘택(34sc) 및 측면 수소 차단 패턴(34b)과 접할 수 있다. 상기 제 2 층간절연막(40) 상에 제 1 방향으로 신장되는 복수개의 서로 평행한 비트라인들(44)을 형성한다. 상기 비트라인들(44)을 형성할 때, 제 2 공통 소오스 배선(44cs), 접지 선택 배선(44g), 워드라인 배선(44w) 및 스트링 선택 배선(44ss)도 동시에 형성될 수 있다. 도시하지는 않았지만, 상기 측면 수소 차단 콘택(42b)은 상기 셀 어레이 영역(CAR)의 소정 영역에서 상기 제 1형 불순물 주입 영역(9)과 전기적으로 연결되는 배선에 연결될 수 있다. 상기 측면 수소 차단 콘택(42b)을 통해 상기 측면 수소 차단 패턴(34b)에는 접지 전압이 인가될 수 있다. 상기 상부 수소 차단 패턴(34u)은 플로팅될 수 있다.
상기 반도체 장치에 있어서, 상기 측면 수소 차단 패턴(34b)은 상기 셀 어레이 영역(CAR)을 둘러싸며 측면으로 수소가 확산되는 것을 방지하는 역할을 할 수 있다. 또한 상기 측면 수소 차단 패턴(34b)이 서로 이격된 복수개의 바(bar) 형태로 배치되어, 평탄화 식각 공정시 상기 측면 수소 차단 패턴(34b)의 쓰러짐을 방지할 수 있다. 또한 상기 상부 수소 차단 패턴(34u)은 윗면으로부터 셀 게이트 패턴들로 수소가 확산되는 것을 방지할 수 있다. 이로써, 신뢰성 있는 반도체 장치를 구현할 수 있다. 상기 부유 게이트 패턴(112)에는 복수의 비트(bit)의 데이터를 저장할 수 있다.
또한 본 발명의 수소 차단 패턴들(34b, 34u)은 제 1 비트라인 콘택(34dc)등을 형성할 때 동시에 형성되므로, 별도의 추가 공정을 필요로 하지 않는다. 추가 공정 없이 신뢰성 있는 반도체 장치를 구현할 수 있다.
<실시예 2>
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 사시도이다. 도 8은 도 7을 위에서 본 평면도이다. 도 9는 도 7 또는 도 8을 I-I'선으로 자른 단면도이다.
본 실시예에 따른 반도체 장치에 있어서, 측면 수소 차단 패턴(34b)은 상기 셀 어레이 영역(CAR)을 둘러싸는 폐곡선 형태를 가질 수 있다. 그리고 상부 수소 차단 패턴(34u)은 평판 형태를 가질 수 있다. 이로써 측면과 상부로부터 수소가 침투되는 것을 최대한 방지할 수 있다.
그외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 10은 본 발명의 실시예 3에 따른 반도체 장치의 사시도이다. 도 11은 도 11을 위에서 본 평면도이다.
도 10과 도 11을 I-I'선으로 자른 단면은 도 5b와 동일할 수 있다.
도 10과 도 11을 참조하면, 측면 수소 차단 패턴(34b)은 상기 셀 어레이 영역(CAR)을 둘러싸는 폐곡선 형태를 가지나, 상부 수소 차단 패턴(34u)은 제 2 방향으로 평행한 복수개의 라인 형태를 가질 수 있다. 그외의 구성은 실시예 1과 동일할 수 있다.
<실시예 4>
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 개략적인 평면배치도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치에서는 경계 영역(BR)이 셀 어레이 영역(CAR)을 감싸는 'U'자 형태를 가질 수 있다. 이때 측면 수소 차단 패턴(34b)도 상기 셀 어레이 영역(CAR)을 감싸는 'U'자 형태를 가질 수 있다. 그외의 구성은 실시예 1과 동일할 수 있다.
위의 실시예들에서 도시되지는 않았지만, 상기 상부 수소 차단 패턴(34u)은 복수개의 서로 이격된 섬 형태 또는 그물망 형태등 다양한 평면 형태를 가질 수 있다.
도 13은 본 발명에 따른 반도체 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 장치의 하나인 비휘발성 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 비휘발성 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 비휘발성 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 비휘발성 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 비휘발성 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 비휘발성 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 14는 본 발명에 따른 비휘발성 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 비휘발성 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 비휘발성 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 비휘발성 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 비휘발성 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 비휘발성 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 비휘발성 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 비휘발성 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 비휘발성 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
Claims (10)
- 셀 어레이 영역, 주변회로 영역 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 배치되는 경계영역을 포함하는 반도체 기판;
상기 반도체 기판의 상기 셀 어레이 영역 상에 배치되는 게이트 패턴들;
상기 반도체 기판의 상기 경계 영역 상에 배치되며, 평면적 관점에서 상기 셀 어레이 영역의 적어도 일 측에 제공되는 적어도 하나의 측면 수소 차단 패턴; 및
상기 셀 어레이 영역에서 상기 게이트 패턴들의 상부에 배치되며 상기 게이트 패턴들과 이격되고, 상기 측면 수소 차단 패턴과 접하지 않는 적어도 하나의 상부 수소 차단 패턴을 포함하되,
상기 측면 수소 차단 패턴과 상기 상부 수소 차단 패턴은 동일한 높이의 상부면을 가지고,
상기 측면 수소 차단 패턴과 상기 상부 수소 차단 패턴은 수직적으로 서로 중첩하지 않는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 상부 수소 차단 패턴은, 평면적 관점에서, 평판 모양, 복수개의 서로 이격된 라인 형태, 또는 복수개의 서로 이격된 섬 형태를 가지는 것을 특징으로 하는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 측면 수소 차단 패턴은 제 1 폭을 가지는 하부 패턴과 제 2 폭을 가지는 상부 패턴을 포함하되, 상기 상부 패턴의 두께는 상기 상부 수소 차단 패턴의 두께와 동일한 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 측면 수소 차단 패턴과 상기 상부 수소 차단 패턴의 각각은 도전 패턴과 상기 도전 패턴의 측벽 및 바닥면과 접하는 티타늄함유 패턴을 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 상부 수소 차단 패턴은 이에 전압이 인가되지 않는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 측면 수소 차단 패턴은, 평면적 관점에서, 상기 셀 어레이 영역을 둘러싸는 폐곡선 형태 또는 'U'자 형태를 가지는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 측면 수소 차단 패턴은 복수 개로 제공되고,
복수의 상기 측면 수소 차단 패턴들은, 평면적 관점에서, 상기 셀 어레이 영역을 둘러싸되 서로 이격된 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 측면 수소 차단 패턴은 상부면을 포함하되, 평면적 관점에서, 상기 상부면의 가로폭은 상기 상부면의 세로폭과 다른 것을 특징으로 하는 반도체 장치.
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